Intel iSBC 86/14 Quick user guide

iSBC® 86/14 AND iSBC® 86/30
SINGLE BOARD COMPUTER
HARDWARE REFERENCE MANUAL
Copy right Cl 1982 , Intel Cor po r at ion
I
I ntel Corporatio n, 3065 Bowe rs Ave nu e, San ta Cl ara . Cali f orn ia 9505 1
Order Number: 144044-00 2

iSBC® 86/14 AND iSBC® 86/30
SINGLE BOARD COMPUTER
HARDWARE REFERENCE MANUAL
Order Number: 144044-002
Copyright © 1982 Intel Corporation
I r
Intel Corporation, 3065 Bowers Avenue, Santa Clara, California 95051

REV.
REVISION HISTORY
-001
Original issue.
-002
RAM address
jumper configuration
corrections inserted.
Additional copies of this manual or other Intel literature may be obtained from:
Literature Department
Intel Corporation
3065 Bowers Avenue
Santa Clara, CA 95051
The Information in this document is subject to change without notice.
PRINT
DATE
1/82
2/82
Intel Corporation makes no warranty of any kind with regard to this material, including, but not limited
to,
the implied warranties of merchantability and fitness for a particular purpose. Intel Corporation
assumes no responsibility for any errors that may appear in this document. Intel Corporation makes no
commitment to update nor to keep current the information contained in this document.
Intel Corporation assumes no responsibility for the use of any circuitry other than circuitry embodied in
an Intel product. No other circuit patent licenses are implied.
Intel software
products are copyrighted by and shall remain the property of Intel Corporation. Use,
duplication or disclosure is subject to restrictions stated in Intel's software license, or as defined as
ASPR 7-104.9(a)(9).
No part of this document may be copied or reproduced in any form or by any means without the prior
written consent of Intel Corporation.
The following are trademarks ofIntel Corporation and its affiliates and may be used only to identifyIntel
products:
BXP
Insite iSBC
Multibus
CREDIT
Intel iSBX Multimodule
intel
Library Manager
Plug-A-Bubble
ICE Intelevision MCS
PROMPT
iCS Intellec Megachassis
RMX/80
im
iOSP Micromainframe
System 2000
iMMX iRMX
Micromap
UPI

PREFACE
This manual provides general information, installation and setup
instructions, programming guidelines for the on-board, programmable
devices, board level principles of operation, and service information for
the iSBC 86/14 and iSBC 86/30 Single Board Computers. Related
ihformation is provide4 in the following publications:
Manual
The 8086
Family User's Manual
iSBC· Applications Manual
Intel Mu1tibus· Specification
Intel Mu1tibus· Interfacing, Application Note
MCS-86 Assembly Language Programming Manual
PL/M 86 Programming Manual
Intel iSBX· Bus Specification
Designing iSBX· Mu1timodu1e· Boards, Application Note
Using the iRMX· 86 Operating System, Application Note
Intel Component Data Catalog
The 8086 Primer, by Stephen P. Morse. Hayden Book Company, Inc.,
Rochelle Park, N.J., 1980. ISBN: 0-8104-5165-4
NOTE TO READERS
Number
9800722
142687
9800683
AP-28A
9800640
9800466
142686
AP-96
AP-86
This hardware reference manual utilizes a visual scheme to denote section
levels, rather than a numerical scheme used in many technical documents.
This visual scheme allows you to more readily identify which section
headings are sub-sections. The visual distinction among the different
sizes used in the paragraph headings indicates what level or order a
particular paragraph occupies. The following example illustrates how
this system is used in this manual:
3-27. 8259A PIC PROGRAMMING 1st Order Heading
3-28. INTERRUPT PRIORITY MODES
2nd Order Heading
3-29. Fully Nested Mode 3rd Order Heading
By glancing through this manual before you start reading, the visual
method of paragraph ordering should be apparent. You may also refer to
the Contents on page iv, to see how the paragraph levels compare to each
other.
This manual documents both the iSBC 86/14 Single Board Computer and the
iSBC 86/30 Single Board Computer. The design and operation of the two
boards is similar enough to allow doing so. Throughout the manual, the
title of the two boards has been condensed to be, simply, the
iSBC 86/14/30 board. Where this type of name occurs, you may assume that
the boards are operating identically. Where the two boards do not
operate identically, their names are separated and the descriptions of
their operation are also separated.
iii

CONTENTS
Page
CHAPTER 1
GENERAL INFORMATION
1-1. Introduction.................................................. 1-1
1-2. Description................................................... 1-2
1-3. Optional RAM and ROM/EPROM Expansion.......................... 1-7
1-4. System Software Development................................... 1-7
1-5. Equipment Supplied............................................ 1-8
1-6. Equipment Required............................................ 1-8
1-7. Specifications................................................ 1-8
CHAPTER 2
PREPARATION FOR USE
2-1. Introduction ••••••••••••••••••••••••••••••••••••••••••••••••••
2-2. Unpacking And Inspection ••••••••••••••••••••••••••••••••••••••
2-3. Installation Considerations •••••••••••••••••••••••••••••••••••
2-4.
2-5.
2-6.
Power Requirements ••••••••••••••••••••••••••••••••••••••••••
Cooling Requirements ••••••••••••••••••••••••••••••••••••••••
Physical Dimensions •••••••••••••••••••••••••••••••••••••••••
2-7. User-Furnished Components •••••••••••••••••••••••••••••••••••
2-8. User-Furnished Component Installation •••••••••••••••••••••••
2-9. EPROM Device Installation •••••••••••••••••••••••••••••••••
2-10. Line Driver Installation •••••••••••••••••••••••••••••••••
2-11. Jumper/Switch Configuration ••••••••••••••••••••••••••••••••
2-12. RAM Address Configuration Jumpers ••••••••••••••••••••••••
2-13. iSBC 86/14 Board RAM Address Configuration •••••••••••••
2-14. iSBC 86/30 Board RAM Address Configuration •••••••••••••
2-15. Dual Port RAM Size Selection •••••••••••••••••••••••••••
2-16.
2-17.
Size Select For iSBC 86/14 Board •••••••••••••••••••••••
Size Select For iSBC 86/30 Board •••••••••••••••••••••••
2-18.
2-19.
2-20.
2-21.
2-22.
2-23.
Ready Circuitry Jumper Configuration •••••••••••••••••••••
8253-5 PIT Jumper Configuration ••••••••••••••••••••••••••
8255A PPI Jumper Configuration •••••••••••••••••••••••••••
8259A PIC and Interrupt Jumper Configuration •••••••••••••
Multibus Vectored Interrupts •••••••••••••••••••••••••••••
8251A PCI and Serial Interface Jumper Configurations •••••
2-24. Failsafe Timer Jumper Configuration ••••••••••••••••••••••
2-25. Status Register Jumper Configurations ••••••••••••••••••••
2-26. iSBX Bus Interface Jumper Configuration ••••••••••••••••••
2-27. Multibus Interface Jumper Configuration ••••••••••••••••••
2-28. Bus Arbitration Jumper Configurations ••••••••••••••••••
2-29. Multibus Interface Specifications ••••••••••••••••••••••••••
2-30.
Signal Characteristics •••••••••••••••••••••••••••••••••••••
2-31. Multibus Priority Resolution •••••••••••••••••••••••••••••••
2-32. Serial Priority Resolution •••••••••••••••••••••••••••••••
2-33. Parallel Priority Resolution •••••••••••••••••••••••••••••
2-34. Auxiliary (P2) Interface Specifications ••••••••••••••••••••
iv
2-1
2-1
2-1
2-2
2-2
2-2
2-2
2-7
2-8
2-10
2-11
2-23
2-24
2-26
2-30
2-30
2-31
2-32
2-33
2-34
2-41
2-45
2-46
2-46
2-46
2-47
2-48
2-49
2-50
2-51
2-62
2-62
2-63
2-64

CONTENTS (continued)
CHAPTER 2 (continued)
2-35. Parallel I/O Interface ••••••••••••••••••••••••••••••••••••
2-36. Parallel I/O Cabling Requirements ••••••••••••••••••••••••
2-37. Serial I/O Interface •••••••••••••••••••••••••••••••••••••••
2-38. Serial I/O Cabling Requirements ••••••••••••••••••••••••••
2-39. Current Loop (TTY) Interface •••••••••••••••••••••••••••••
Connector Pin Numbering Information ••••••••••••••••••••••••
iSBX Bus Interface •••••••••••••••••••••••••••••••••••••••••
2-40.
2-41.
2-42.
Power Fail Battery Backup Provisions •••••••••••••••••••••••••
2-43. iSBC Multimodule Board Installation ••••••••••••••••••••••••••
2-44. iSBC 300A RAM Expansion Multimodule Board ••••••••••••••••••
2-45.
2-46.
2-47.
iSBC 304 RAM Expansion Multimodule Board •••••••••••••••••
iSBC 337 Numeric Data Processor ••••••••••••••••••••••••••
iSBC 303 Parity Generator/Checker Multimodule Board
Installation ............................................ .
2-48. iSBX Multimodule Board Installation ••••••••••••••••••••••••••
2-49. iRMX 86 System Software ••••••••••••••••••••••••••••••••••••••
2-50. Final Installation •••••••••••••••••••••••••••••••.•••••••••••
CHAPTER 3
PROGRAMMING INFORMATION
3-1. Introduction ....•..•.•..•.•..•..•.•.••.•••..•.•..•.•.•••....••
3-2. Memory Addressing ••••••••••••••••.••••••••••••••••••••••••••••
3-3. iSBC 86/14 Board Memory Addressing ••••••••••••••••••••••••••
3-4. iSBC 86/30 Board Memory Addressing ••••••••••••••••••••••••••
3-4. I/O Addressing ..........•........•..•..•.....•......•.•.••.•
3-5. 8253-5 Pit Programming ••••••••••••••••••••••••••••••••••••••••
3-6. Mode Control Word and Count •••••••••••••••••••••••••••••••••
3-7. Addressing .........•••.•...•.......•.....................•..
3-8. Initialization ••••••••••••••••••••••••••••••••••••••••••••••
3-9. Operation •••••••••••••••••••••••••••••••••••••••••••••••••••
3-10. Counter. Read •••••••••••••••••••••••••••••••••••••••••••••
3-11.
3-12.
3-13.
Clock Frequency/Divide Ratio Selection •••••••••••••••••••••
Rate Generator/Interval Timer ••••••••••••••••••••••••••••••
Interrupt Timer .•••••••••••••••••••••••••••••••••••••••••••
3-14.
8251A PCI Programming .•••.••.••...••.•.••.•••...•.•••••.•.••.
3-15. Mode Instruction Format ••••••••••••••••••••••••••••••••••••
3-16. Sync
Charac ters •.••••••••••••••••••••••••••••••••••••••••••
3-17.
Command Instruction Format •••••••••••••••••••••••••••••••••
3-18. Reset •••..••••...•••••••.••.•.••••••...•.••..••••...••.••
3-19. .Ad.dressing ••.•.•••.••••••••••••.•••••.•••••.••.•.••••••••
3-20. Initialization •••••••••••.••••••••••••••••••••••••.••••••••
3-21. 8255A PPI Programming ••••••••••••••••••••••••••••••••••••••••
3-22. Control Word Format •.•.•..•.•.••.•••••••••••••••••••..•••••
3-23. Ad.dressing •....•.••.••..••••••.••..•••••••••.•.•••.•.••••••
3-24. Initialization ••••••••••••••••••.•••••••••••••••••••••••.••
3-25. Operation ••••••••••••••••••••••••••••••••••••••••••••••••••
v
Page
2-68
2-69
2-70
2-70
2-72
2-73
2-73
2-76
2-77
2-77
2-77
2-78
2-78
2-78
2-80
2-81
3-1
3-1
3-1
3-3
3-3
3-8
3-8
3-12
3-12
3-13
3-13
3-16
3-16
3-17
3-18
3-18
3-21
3-21
3-22
3-22
3-22
3-28
3-29
3-29
3-30
3-30

CONTENTS (continued)
CHAPTER 3 (continued)
3-26. 8259A PIC Programming ••••••••••••••••••••••••••••••••••••••••
Interrupt Priority Modes •••••••••••••••••••••••••••••••••••
3-27.
3-28.
3-29.
3-30.
3-31-
3-32.
3-33.
3-34.
3-35.
Fully Nested Mode ••••••••••••••••••••••••••••••••••••••••
Special Fully Nested Mode ••••••••••••••••••••••••••••••••
Automatic Rotating Mode ••••••••••••••••••••••••••••••••••
Specific Rotating MOde •••••••••••••••••••••••••••••••••••
Special Mask Mode ••••••••••••••••••••••••••••••••••••••••
Poll Mode •••••••••••.•••••••.•••••••.•••••••••••••••••••.
Status Read ••••••••••••••••••••••••••••••••••••••••••••••••
Initialization Command Words •••••••••••••••••••••••••••••••
3-36. Operation Command Words ••••••••••••••••••••••••••••••••••••
3-37. Addressing •.......•..•..••.••.•.•••••..•...•....••.•.••.•..
3-38. Initialization •••••••••••••••••••••••••••••••••••••••••••••
3-39. Operation .•..•.•.•••...•...•...••.•.••...••..•••..••....•
3-40. 8086-2 Interrupt Handling ••••••••••••••••••••••••••••••••••••
3-41. Non-Maskable Interrupt (NMI) •••••••••••••••••••••••••••••••
3-42. Maskable Interrupt (INTR) ••••••••••••••••••••••••••••••••••
3-43. Master PIC Byte Identifier •••••••••••••••••••••••••••••••
3-44. Slave PIC Byte Identifier ••••••••••••••••••••••••••••••••
3-45. Status Register Programming ••••••••••••••••••••••••••••••••••
3-46. Edge-Triggered Interrupt Sense Latch Programming •••••••••••••
CHAPTER 4
PRINCIPLES OF OPERATION
4-l.
Introduction ••••••••••••••••••••••••••••••••••••••••••••••••••
4-2. Functional Description ••••••••••••••••••••••••••••••••••••••••
4-3.
4-4.
4-5.
4-6.
8086-2 Microprocessor •••••••••••••••••••••••••••••••••••••••
On-Board Timing .••••••••••••••••••••••••••••••••••••••••••••
Random Access Memory (RAM) Array ••••••••••••••••••••••••••••
Eraseable Programmable Read Only Memory (EPROM) Array •••••••
4-7. Address Decoding ••••••••••••••••••••••••••••••••••••••••••••
4-8. Memory Address Decoding •••••••••••••••••••••••••••••••••••
4-9. I/O Address Decoding ••••••.•••••••••••••••••••••••••••••••
Interval Timer ..•...•..••••••••••..•..•.•..•••.•..•..•••.••
4-10.
4-11.
4-12.
4-13.
4-14.
4-15.
4-16.
Bus
Serial I/O Control Circuitry •••••••••••••••••••••••••••••••
Parallel I/O Control Circuitry •••••••••••••••••••••••••••••
Interrupt Control and Timing Circuitry •••••••••••••••••••••
8203 Dynamic Ram Controller ••••••••••••••••••••••••••••••••
Dual Port Size/Address Decode PROM •••••••••••••••••••••••••
Structure •.•.•..••..•..•..••......•...•••••...••..•..•.
4-17.
4-18.
Multibus
iSBX Bus
In terf ace ••.••••••••••••••••••••••••••••••••••••
•
Interface ....••..••.•.•.•.•..•••••.•............
4-19. Detailed Circuit Analysis ••••••••••••••••••••••••••••••••••••
4-20. Power-On Initialization Operation ••••••••••••••••••••••••••
4-21.
CPU Operation ••••••••••••••••••••••••••••••••••••••••••••••
4-22. Multibus Data Transfer Modes •••••••••••••••••••••••••••••••
4-23.
4-24.
4-25.
Even Byte Transfer Operation •••••••••••••••••••••••••••••
Odd Byte (Swap) Transfer Operation •••••••••••••••••••••••
16-bit Transfer Operation ••••••••••••••••••••••••••••••••
vi
Page
3-33
3-34
3-34
3-34
3-35
3-35
3-35
3-36
3-36
3-36
3-41
3-41
3-41
3-43
3-48
3-48
3-48
3-49
3-49
3-50
3-50
4-1
4-1
4-1
4-3
4-3
4-4
4-4
4-5
4-6
4-7
4-7
4-8
4-8
4-9
4-9
4-10
4-11
4-12
4-12
4-12
4-13
4-15
4-18
4-18
4-18

CONTENTS (continued)
CHAPTER 4 (continued)
4-26. Dual Port RAM Access Control Logic •••••••••••••••••••••••••
4-27. Dual Port RAM Access Operation •••••••••••••••••••••••••••••
4-28. Dual Port RAM Access Cycle lolithout Contention (Not Busy).
4-29. Dual Port RAM Access Cycle With Contention •••••••••••••••
4-30. RAM Controller Operation Timing ••••••••••••••••••••••••••
4-31. On-Board EPROM Access Sequence •••••••••••••••••••••••••••••
4-32. EPROM READ Operation •••••••••••••••••••••••••••••••••••••
4-33. Static RAM WRITE Operation •••••••••••••••••••••••••••••••
4-34. On-Board I/O Access Operation ••••••••••••••••••••••••••••••
4-35. iSBX Bus Access Operation ••••••••••••••••••••••••••••••••••
4-36. Typical Local Access to Multibus Resource ••••••••••••••••••
4-37. Interrupt Operation ••••••••••••••••••••••••••••••••••••••••
4-38. NBV Interrupt Sequence •••••••••••••••••••••••••••••••••••••
4-39. BV Interrupt Sequence ••••••••••••••••••••••••••••••••••••
4-40. Failsafe Timer Operation •••••••••••••••••••••••••••••••••••
4-41. Chip Select Circuit Operation ••••••••••••••••••••••••••••••
4-42. I/O Chip Select Operation ••••••••••••••••••••••••••••••••
4-43. EPROM Chip Select Operation ••••••••••••••••••••••••••••••
4-44. RAM Chip Select Operation ••••••••••••••••••••••••••••••••
4-45. Bus Control Operation ••••••••••••••••••••••••••••••••••••
CHAPTER 5
SERVICE INFORMATION
5-1. In troduc tion ..•......•.•..•....•....•..••......•..••.•...••...
5-2. Replaceable Parts •••••••••••••••••••••••••••••••••••••••••••••
5-3. Service Diagrams ••••••••••••••••••••••••••••••••••••••••••••••
5-4. Service and Repair Assistance •••••••••••••••••••••••••••••••••
APPENDIX A
iSBC 300A RAM EXPANSION MULTIMODULE BOARD INSTALLATION
A-I. Introduction .....•...•••.......•..•.....•.••....•.............
A-2. iSBC 300A Installation ••••••••••••••••••••••••••••••••••••••••
A-3. Service Information •••••••••••••••••••••••••••••••••••••••••••
A-4. Replaceable Parts •••••••••••••••••••••••••••••••••••••••••••••
A-5. Service Diagrams ••••••••••••••••••••••••••••••••••••••••••••••
APPENDIX B
iSBC 304 RAM EXPANSION MULTIMODULE BOARD INSTALLATION
B-1. Introduction ••••••••.•••••••••••••.•••••••••••••••••••••••••••
B-2. iSBC 304 Installation •••••••••••••••••••••••••••••••••••••••••
B-3. Service Information •••••••••••••••••••••••••••••••••••••••••••
B-4. Replaceable Parts •••••••••••••••••••••••••••••••••••••••••••••
B-5. Service Diagrams ••••••••••••••••.•••••••••••••••••••••••••••••
vii
Page
4-18
4-19
4-19
4-20
4-22
4-24
4-25
4-25
4-26
4-27
4-27
4-28
4-28
4-31
4-32
4-32
4-33
4-36
4-38
4-40
5-1
5-1
5-1
5-4
A-I
A-I
A-2
A-2
A-2
B-1
B-1
B-2
B-2
B-2

CONTENTS (continued)
APPENDIX C
iSBC 303
PARITY GENERATOR MULTIMODULE BOARD
Contents ••.•••..••••.•..•.••.••.••..••••••.•••••••.••••.••.•••
C-l. Chapter 1.
General Information ••••••••••••••••••••••••••••••••
1-1.
1-2.
Introduction .•......•.........•........•..•..•.••.•.•.•..•.•
Description .••.....•...•.............••....•.••...••••.•••..
1-3. Equipment Supplied ••••••••••••••••••••••••••••••••••••••••••
1-4. Specifications ••••••••••••••••••••••••••••••••••••••••••••••
C-2. Chapter 2. Preparation For Use ••••••••••••••••••••••••••••••••
2-1.
2-2.
2-3.
Introduction ...•.............•......••...•••..•..•.•..•.•..•
Unpacking & Inspection ••••••••••••••••••••••••••••••••••••••
Installation Considerations •••••••••••••••••••••••••••••••••
2-4.
2-5.
2-6.
2-7.
2-8.
2-9.
2-10.
2-11.
Power Requirements ••••••••••••••••••••••••••••••••••••••••
Cooling Requirements ••••••••••••••••••••••••••••••••••••••
Physical Dimensions •••••••••••••••••••••••••••••••••••••••
Connector Configuration •••••••••••••••••••••••••••••••••••
Jumper Configuration ••••••••••••••••••••••••••••••••••••••
Installation Procedure ••••••••••••••••••••••••••••••••••••
Installation Onto Base
Board •••••••••••••••••••••••••••••
Installation
303 Board •••••••••••••••••••••••••
C-3. Chapter
3.
Onto iSBC
Programming
Information ••••••••••••••••••••••••••••
3-1.
In traduction ••••••••••••••••••••••••••••••••••••••••••••••••
3-2. Programming Considerations ••••••••••••••••••••••••••••••••••
C-4. Chapter 4. Principles of Operation ••••••••••••••••••••••••••••
4-1. Introduction ••••••••••••••••••••••••••••••••••••••••••••••••
4-2. Functional Description ••••••••••••••••••••••••••••••••••••••
4-3.
4-4.
4-5.
4-6.
4-7.
4-8.
4-9.
4-10.
Parity
Parity
Parity
Parity
Memory
Generator/Checker ••••••••••••••••••••••••••••••••••
Memory •••••••••••••••••••••••••••••••••••••••••••••
Generation •••••••••.•••••••••••••••••••••••••••••••
Checker ••••••.••.•••••.••••.•..•••.••••.•••••••••••
Refresh Control ••••••••••••••••
Da ta Bus La tches •••••••.•••••••••••••.•••••••••••••••••••.
Command Decode •••••••••••••••••••••••••••••••••••••••.••••
Error Interrupts •••.•••.•••.•••.••••••••••••••••••••.••••
4-11.
4-12.
INTR •••••••••••••••••••••••••••••••••••••••••••••••••••
NMI ••••••••••••••••••••••••••••••••••••••••••••••••••••
4-13. Visual Error
Indicators ••••••••••••••••••••..••••••••••••
4-14. Error Indicator Signals ••••••••••••••••••••••••••••••••••
4-15. Circuit Arla lys is •••••••••••••••.•••••••••••••••••••••••••••
Memory ••..•••••••••.•••••••.....••••••••••••••••••
4-16.
4-17.
4-18.
4-19.
4-20.
4-21.
4-22.
4-23.
Generation •.•.••••.•.••••.•..••..•••.•••••••...••.
Parity
Parity
Parity
Data Bus
INTR
Checker •.•••••••.••••••••••••••.•••••.••••••••••••
I.a.tches •••••••••••••••••••••••••••••••••••••••••
.
In terrupt •••••••••••••••••••••••••••••••.•••••••••••
NMI Interrupt ••••••••••••••.•••••••••••••••••••••••••••••
HI/LO Indicators •••••••••••••••••••••••••••••••••••••••••
Address and Command Decode •••••••••••••••••••••••••••••••
viii
Page
C-l
C-2
C-2
C-2
C-3
C-3
C-5
C-5
C-5
C-5
C-5
C-5
C-6
C-6
C-6
C-8
C-8
C-ll
C-14
C-14
C-14
C-15
C-15
C-15
C-16
C-16
C-16
C-16
C-16
C-16
C-17
C-17
C-17
C-17
C-17
C-18
C-18
C-18
C-18
C-19
C-19
C-19
C-19
C-19
C-20

CONTENTS (continued)
APPENDIX C (continued)
C-5. Chapter 5. Service Information ••••••••••••••••••••••••••••••••
5-1-
5-2.
5-3.
5-4.
5-5.
5-6.
Introduction .•.........••......•••.•...•••...••..•.•.•.•...•
Diagnos tic Tes t .••.•.•••..•.........•..•.••......••••..••••.
Replaceable Parts •••••••••••••••••••••••••••••••••••••••••••
.
Service Diagrams ••••••••••••••••••••••••••••••••••••••••••••
Service and Repair Assistance •••••••••••••••••••••••••••••••
Internal Signals ••••••••••••••••••••••••••••••••••••••••••••
APPENDIX D.
iSBC 86/12A DIFFERENCES
D-l. Introduction ••••••••••••••••••••••••••••••••••••••••••••••••••
D-2. Functional Differences ••••••••.•••••••••••••••••••••••••••••••
D-3. Software Compatibility ••••••••••••••••••••••••••••••••••••••
D-4. Power Requirements ••••••••••••••••••••••••••••••••••••••••••
D-5. Timing •.••.•••••••••••••••••••••••••••••••••••..••••••••••••
D--6. Memory ••••••••••••••••••••••••••••••••••••••••••••••••••••••
D-7. I/O Port Addressing •••••••••••••••••••••••••••••••••••••••••
D-8. Pin Assignment/Signal Definition Differences ••••••••••••••••
D-9. Jumper Post Numbering •••••••••••••••••••••••••••••••••••••••
D-10. Interrupt Differences ••••••••••••••••••••••••••••••••••••••
D-11. Physical Differences •••••••••••••••••••••••••••••••••••••••
1-1.
2-1.
2-2.
2-3.
2-4.
2-5.
2-6.
2-7.
2-8.
2-9.
2-10.
2-11.
2-12.
2-13.
2-14.
3-1-
3-2.
3-3.
3-4.
3-5.
3-6.
FIGURES
iSBC 86/14/30 Single Board Computer ••••••••••••••••••••••••••
iSBC 86/14/30 Board User-Furnished Component Locations •••••••
EPROM Device Installation ••••••••••••••••••••••••••••••••••••
Typical Memory Configuration •••••••••••••••••••••••••••••••••
iSBC 86/14 Board Multibus Address Configuration Example ••••••
iSBC 86/30 Board Multibus Address Configuration Example ••••••
Typical Mater/Salve PIC Interconnect Example •••••••••••••••••
Bus Exchange Timing (Master Mode) ••••••••••••••••••••••••••••
Bus Exchange Timing (Slave Mode) •••••••••••••••••••••••••••••
Serial Priority Resolution Scheme ••••••••••••••••••••••••••••
Parallel Priority Resolution Scheme ••••••••••••••••••••••••••
Serial Cabling Diagram •••••••••••••••••••••••••••••••••••••••
Pin Numbering Conventions ••••••••••••••••••••••••••••••••••••
Spacer Installation Technique ••••••••••••••••••••••••••••••••
iSBX Multimodule Board Orientation •••••••••••••••••••••••••••
PIT
PIT
PIT
PCI
PCI
PCI
Control Word Format ••••••••••••••••••••••••••••••••••••••
Programming Sequence Examples ••••••••••••••••••••••••••••
Counter Register Latch Control Word Format •••••••••••••••
Synchronous Mode Instruction Word Format •••••••••••••••••
Synchronous Mode Transmission Format •••••••••••••••••••••
Asynchronous Mode Instruction Word Format ••••••••••••••••
ix
Page
C-21
C-21
C-21
C-21
C-22
C-22
C-23
D-1
D-1
D-1
D-2
D-3
D-4
D-4
D-6
D-7
D-ll
D-12
1-2
2-3
2-9
2-10
2-28
2-29
2-45
2-60
2-61
2-63
2-64
2-70
2-73
2-79
2-80
3-9
3-10
3-16
3-19
3-19
3-20