Coreco PCVisionplus Quick user guide

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Coreco Imaging, Inc.
PCVisionplus[
Hardware
Reference Manual
402-00005-00
Revision 02
February 8, 2002
Artisan Technology Group - Quality Instrumentation ... Guaranteed | (888) 88-SOURCE | www.artisantg.com

PCVisionplusHardware
Reference Manual
Document Number 402-00005-00
Revision 02; February 8, 2002
CopyrightCoreco Imaging, Inc 2002–2001
Copyrighttransferred to Coreco Imaging, Inc 2000
CopyrightImaging Technology Incorporated 2000
All rights reserved.
Printed in the United States of America.
All copyrights in this manual, and the hardware and software described in it, are the exclusive property of Coreco Imaging, Inc and its licensors.
Claim of copyright does not imply waiver of Coreco Imaging, Inc.’s or its licensor’s other rights in the work. See the following Notice of Propri-
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hibited except with the express written consent of Coreco Imaging, Inc.
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ing, Inc. assumes no responsibility for errors or omissions in this document.
PC-LineScan, PC-DIG, PC-RGB, PC-COMP, PCVision, IFC-SDK, Sherlock, SMART Search and the Coreco
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SherlockPro, MVTools, ITEX, Prophecy and PCVisionplus are Registered Trademarks of Coreco Imaging, Inc.
All other trademarks are the property of their respective owners.
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http://www.imaging.com
Headquarters
7075 Place Robert-Joncas, Suite 142
St. Laurent, Quebec, Canada H4M 2Z2
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U.S. Office
900 Middlesex Turnpike, Bld 8, 2nd floor
Billerica, MA, USA 01821
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PCVisionplusHardware Reference
iiiRev 02; February 8, 2002
PREFACE
The PCVisionplus frame grabber captures images from analog monochrome cameras at frequencies up to 53 MHz.
The PCVisionplus provides interface to a host computer through the PCI-bus.
•Chapter 1, “Overview” introduces the PCVisionplus and provides operating specifications.
•Chapter 2, “Theory of Operation” describes the operation of the PCVisionplus.
•Chapter 3, “Registers” provides detailed descriptions of every register and bit that controls the PCVisionplus.
•Chapter 4, “DAC and PLL Programming” provides detailed descriptions of the serial interfaces and program-
ming examples for PLL and XTAL modes.
•Appendix A, “Connectors and Cables” gives the pin-out of the connectors, and illustrates some of the cables cur-
rently available for the PCVisionplus.
•Appendix B, “Using Opto-Isolators” gives some examples of using the opto-isolated trigger input, and connect-
ing an opto-isolator to the PCVisionplus outputs.
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402-00005-00Preface
iv Rev 02; February 8, 2002
DOCUMENTATION CONVENTIONS
The following conventions are used throughout this manual:
Example Description
CAUTION A caution calls attention to a hazard to the equipment or software; a condition, practice, or
procedure that must be observed to avoid damage to or destruction of equipment.
NOTE A note calls attention to essential information of special importance, interest, or assistance in
operation.
X When used within a table, this notation indicates an irrelevant bit value, also called a “don’t
care”.
R/W The bit or register supports both read and write access.
R-O The bit or register supports read access only.
W-O The bit or register supports write access only.
0x3F0,
03F0H Hexadecimal numbers are preceded by 0x or followed by H.
0110B Binary numbers are followed by a B.
lsb, msb Least significant bit, most significant bit. The use of lower case letters means bits.
LSB, MSB Least significant byte, most significant byte. The use of capitals letters means bytes.
DWORD A 32-bit address or data value.
WORD A 16-bit address or data value.
BYTE An 8-bit address or data value.
LEN Line Enable: digital signal that corresponds to horizontal timing signal on analog video, and
HDRIVE in some digital cameras. When LEN is true or active, it corresponds to the active
line time, and pixel data is valid. When LEN is disabled or false, it corresponds to the hori-
zontal reset or horizontal blank timing.
FEN Frame Enable: digital signal that corresponds to vertical timing signal on analog video, and
VDRIVE in some digital cameras. When FEN is true or active, it corresponds to the active
frame time, and pixel data is valid. When FEN is disabled or false, it corresponds to the verti-
cal reset or vertical blank timing.
PLL Phase-Locked Loop.
PTG Programmable Timing Generator
PWG Programmable Window Generator
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Preface
PCVisionplusHardware Reference
vRev 02; February 8, 2002
Table of Contents
Chapter 1. Overview
1.1 PCI Interface 1–1. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.2 PCVisionplus Specifications 1–2. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.2.1 PCVisionplus Video Inputs 1–2. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.2.2 PCVisionplus Timing Inputs (Standard Video) 1–2. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.2.3 Variable Scan Timing Inputs 1–2. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.2.4 PCVisionplus Trigger Inputs 1–4. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.2.5 PCVisionplus Timing Outputs 1–4. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.2.6 Image Memory 1–5. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.2.7 Output Scatter Gather Table 1–5. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.2.8 Output Control Table 1–5. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.2.9 Host Access 1–6. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.2.10 Bus Master Transfer 1–6. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.2.11 Parallel I/O Port 1–6. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.2.12 Environmental 1–7. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.2.13 Camera Power 1–7. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Chapter 2. Theory of Operation
2.1 Overview 2–1. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.2 Host Interface 2–1. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.2.1 Memory Access 2–1. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.2.2 Register Access 2–2. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.2.2.1 PCI Configuration Registers 2–2. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.2.2.2 PCI Interface Control Registers 2–3. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.2.2.3 Board ID Registers 2–3. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.2.2.4 Acquisition Module Control Registers 2–3. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.2.2.5 Frame Buffer Control Registers 2–3. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.2.3 PCI-bus Interrupts 2–3. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.2.3.1 Master/Target Abort Interrupts 2–4. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.2.3.2 Bus Master Transfer Interrupts 2–4. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.2.3.3 Acquisition Interrupts 2–4. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.3 Image Memory 2–5. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.3.1 Image Acquisition 2–5. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.3.1.1 Normal Acquisition 2–5. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.3.1.2 External Trigger Acquisition 2–6. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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402-00005-00Preface
vi Rev 02; February 8, 2002
2.3.1.3 Multiple Frame Acquire Mode 2–6. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.4 Bus Master Operation 2–7. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.4.1 Scatter Gather 2–7. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.4.2 Scatter Gather Table 2–8. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.4.3 Output Control Table 2–8. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.4.4 Output Formatting 2–8. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.4.4.1 Region of Interest 2–8. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.4.4.2 Zoom and Decimate 2–8. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.4.4.3 Padding 2–11. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.4.4.4 Clipping 2–12. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.4.4.5 Bus Master Data Shift 2–13. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.4.5 Bus Master Latency 2–13. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.5 Camera Interface 2–14. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.5.1 Input MUX 2–14. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.5.2 Gain 2–14. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.5.3 Low-Pass Filters 2–15. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.5.4 DC Restoration 2–16. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.5.4.1 Sync Stripper Clamp Pulse 2–16. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.5.4.2 Programmable Clamp Pulse 2–16. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.5.5 Programmable Clamp Voltage DAC 2–17. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.5.6 Analog to Digital Converter 2–17. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.5.7 Programmable References 2–17. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.5.8 Input LUT 2–18. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.6 Timing and Synchronization 2–20. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.6.1 Sync Stripper PLL Mode 2–20. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.6.2 Separate Sync PLL mode 2–21. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.6.3 Internal Clock Mode (XTAL Mode) 2–22. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.6.4 Variable Scan Mode (VSCAN) 2–23. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.7 Timing Control 2–24. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.7.1 Variable Scan Inputs 2–24. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.7.2 Sync Stripper 2–25. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.7.3 Phase-Locked Loop 2–26. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.7.4 Programmable Time Base Generator (PTG) 2–27. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.7.5 Programmable Window Generator (PWG) 2–29. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.7.5.1 PWG in PLL Mode 2–29. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.7.5.2 PWG in XTAL Mode 2–31. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.7.5.3 PWG in Variable Scan Mode 2–31. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.7.5.4 PWG Vertical Timing 2–32. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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Preface
PCVisionplusHardware Reference
viiRev 02; February 8, 2002
2.7.6 Field Shift Mode 2–33. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.7.7 External Trigger and Strobe 2–34. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.7.7.1 Using Strobe Lights 2–34. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.7.7.2 Back To Back Trigger 2–36. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.7.7.3 Stored Trigger 2–36. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.7.7.4 Skip Field Mode 2–36. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.7.7.5 Trigger on Frame-Slow Strobe Mode 2–36. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.7.7.6 Trigger on Frame-Fast Strobe Mode 2–37. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.7.7.7 Frame Reset Mode 2–38. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Chapter 3. Registers
3.1 PCI Configuration Registers 3–6. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.1.1 Vendor Identification (VID) R-O 3–6. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.1.2 Device Identification (DID) R-O 3–6. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.1.3 PCI Command (PCICMD) R/W 3–7. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.1.3.1 I/O Space Enable (IOEN) R/W 3–7. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.1.3.2 Memory Space Enable (MEMEN) R/W 3–7. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.1.3.3 Bus Master Enable (PCIBMEN) R/W 3–8. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.1.3.4 Parity Error Enable (PAREN) R/W 3–8. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.1.3.5 System Error Enable (SEREN) R/W 3–8. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.1.3.6 Fast Back-to-Back Transfer Enable (FBB) R/W 3–8. . . . . . . . . . . . . . . . . . . . . . . . . .
3.1.4 PCI Status (PCISTAT) R/W1C 3–9. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.1.4.1 Data Parity Reported (DTPAR) R/W1C 3–9. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.1.4.2 Signaled Target Abort (STABT) R/W1C 3–9. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.1.4.3 Received Target Abort (RTABT) R/W1C 3–10. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.1.4.4 Received Master Abort (RMABT) R/W1C 3–10. . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.1.4.5 Signaled System Error (SSERR) R/W1C 3–10. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.1.4.6 Detected Parity Error (DPARE) R/W1C 3–10. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.1.5 Revision Identification (RID) R-O 3–11. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.1.5.1 Revision Field (REVID) R-O 3–11. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.1.6 Class Code (CLCD) R-O 3–11. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.1.7 Cache Line Size (CALN) R-O 3–11. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.1.8 Latency Timer (LAT) R/W 3–11. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.1.9 Header Type (HDR) R-O 3–12. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.1.10 Built-In Self-Test (BIST) R-O 3–12. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.1.11 Base Address Zero (BADR0) R-O 3–12. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.1.12 Base Address One (BADR1) R-O 3–13. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.1.13 Base Address Two (BADR2) R-O 3–13. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.1.14 Base Address Three (BADR3) R-O 3–14. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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viii Rev 02; February 8, 2002
3.1.15 Base Address Four (BADR4) R-O 3–14. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.1.16 Base Address Five (BADR5) 3–15. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.1.17 Expansion ROM Base Address (XROM) R-O 3–15. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.1.18 Interrupt Line (INTLN) R/W 3–15. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.1.19 Interrupt Pin (INTPIN) R-O 3–16. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.1.20 Minimum Grant (MINGNT) R-O 3–16. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.1.21 Maximum Latency (MAXLAT) R-O 3–16. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.2 PCI Interface Control Registers 3–17. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.2.1 Mailbox Registers (MBOX1, MBOX2, MBOX3, MBOX4) R/W 3–17. . . . . . . . . . . . . . . . .
3.2.2 Bus Master Destination Address (BMDST) R-O 3–18. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.2.3 Bus Master Transfer Count (BMXC) R-O 3–18. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.2.4 PCI Interrupt Control and Status (INTCTL) R/W 3–19. . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.2.4.1 PCI Interrupt Enable (INTEN) R/W 3–19. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.2.4.2 Interrupt on Bus Master Transfer Done (BINTEN) R/W 3–20. . . . . . . . . . . . . . . . . . .
3.2.4.3 PCI Interrupt Status (INTST) R/W1C 3–20. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.2.4.4 Bus Master Interrupt Status (BINTST) R/W1C 3–20. . . . . . . . . . . . . . . . . . . . . . . . . . .
3.2.4.5 Master Abort Interrupt Status (MAINT) R/W1C 3–20. . . . . . . . . . . . . . . . . . . . . . . . . .
3.2.4.6 Target Abort Interrupt Status (TAINT) R/W1C 3–20. . . . . . . . . . . . . . . . . . . . . . . . . . .
3.2.5 Bus Master Host Control/Status (BMCTL) R/W 3–21. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.2.5.1 FIFO Full (FIFOFL) R-O 3–21. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.2.5.2 FIFO 4 Plus (FIFO4P) R-O 3–21. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.2.5.3 FIFO Empty (FIFOEM) R-O 3–22. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.2.5.4 Bus Master Done (BMDONE) R-O 3–22. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.2.5.5 Software Reset (RST) R/W 3–22. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.3 Board ID Registers 3–23. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.3.1 Board Status (BRDSTAT) R-O 3–23. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.3.1.1 Build Status (BLDSTAT) R-O 3–24. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.3.1.2 FPGA Loading Done (FPGADONE) R-O 3–24. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.3.1.3 FPGA Ready Status (FPGARDY) R-O 3–24. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.3.1.4 PIO Level Jumper Setting (PIOLSTAT) R-O 3–24. . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.3.1.5 Expansion Module Present (CMPRESENT) R-O 3–24. . . . . . . . . . . . . . . . . . . . . . . . .
3.3.1.6 Revision (REV) R-O 3–24. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.3.2 FPGA Programming (ORCAPRGM) R/W 3–25. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.3.3 FPGA Reset (ORCARST) W-O 3–25. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4 Acquisition Module Control Registers 3–26. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.1 PTG Horizontal 1 (PTGH1) R/W 3–27. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.1.1 Horizontal Sync Pixel Count Total (HTOTAL) R/W 3–27. . . . . . . . . . . . . . . . . . . . . . .
3.4.1.2 Horizontal Sync End (HESYNC) R/W 3–28. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Artisan Technology Group - Quality Instrumentation ... Guaranteed | (888) 88-SOURCE | www.artisantg.com

Preface
PCVisionplusHardware Reference
ixRev 02; February 8, 2002
3.4.1.3 Horizontal Sync Output Polarity (HSYNCPOL) R/W 3–28. . . . . . . . . . . . . . . . . . . . . .
3.4.1.4 Internal Timing Horizontal Sync Polarity (XTALMDHPOL) R/W 3–28. . . . . . . . . . .
3.4.2 PTG Vertical 1 (PTGV1) R/W 3–29. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.2.1 Vertical Sync Total (VTOTAL) R/W 3–29. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.2.2 Vertical Sync Low Time (VSEND) R/W 3–30. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.2.3 Vertical Sync Polarity (VSYNCPOL) R/W 3–30. . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.2.4 E-Donpisha Mode Enable (EDONP) R/W 3–30. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.2.5 Vertical Error Status (VERROR) R-O 3–31. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.3 PTG Vertical 2 (PTGV2) R/W 3–31. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.3.1 Vertical Gate Start (VGSTRT) R/W 3–31. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.3.2 Vertical Gate End (VGEND) R/W 3–32. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.4 PWG Horizontal (PWGH) R/W 3–33. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.4.1 Horizontal Offset (HOFF) R/W 3–34. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.4.2 Horizontal Active (HACT) R/W 3–34. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.5 PWG Vertical (PWGV) R/W 3–35. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.5.1 Vertical Offset (VOFF) R/W 3–35. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.5.2 Vertical Active (VACT) R/W 3–36. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.5.3 15-Pin TTL Trigger 0 Status (EXTRIGSTAT0_15) R-O 3–36. . . . . . . . . . . . . . . . . . . .
3.4.5.4 TTL Trigger 1 Status (EXTRIGSTAT1) R-O 3–36. . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.5.5 15-Pin TTL Trigger 0 Status (EXTRIGSTAT0_15) R-O 3–37. . . . . . . . . . . . . . . . . . . .
3.4.5.6 Opto-Isolator Trigger 0 Status (OPTOSTAT0) R-O 3–37. . . . . . . . . . . . . . . . . . . . . . .
3.4.5.7 Opto-Isolator Trigger 1 Status (OPTOSTAT1) R-O 3–37. . . . . . . . . . . . . . . . . . . . . . .
3.4.5.8 Differential Trigger 0 Status (DIFFSTAT0) R-O 3–37. . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.5.9 Differential Trigger 1 Status (DIFFSTAT1) R-O 3–37. . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.6 Input Control 1 (INCON1) R/W 3–38. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.6.1 Trigger Enable (TRIGEN) R/W 3–39. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.6.2 Trigger Source Select (TRIGSEL) R/W 3–39. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.6.3 Trigger Polarity Select (TRIGPOL) R/W 3–39. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.6.4 Trigger Cycle Status (TRIGCYC) R-O 3–40. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.6.5 Skip Field Mode (SKPFLDMD) R/W 3–40. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.6.6 WEN Mode (WENMD) R/W 3–40. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.6.7 Strobe Mode Select (STRBMD) R/W 3–40. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.6.8 Strobe Polarity Select (STRBPOL) R/W 3–40. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.6.9 Strobe Output Enable (STRBEN) R/W 3–41. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.6.10 Strobe Delay (STRBDLY) R/W 3–41. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.6.11 Frame Reset Mode Select (FRSTMD) R/W 3–41. . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.6.12 Frame Reset Polarity Select (FRSTPOL) R/W 3–42. . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.6.13 Frame Reset Size (FRSTSZ) R/W 3–42. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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xRev 02; February 8, 2002
3.4.6.14 Frame Reset On Vertical Sync Output Enable (FRSTONV) R/W 3–42. . . . . . . . . . . .
3.4.6.15 Frame Reset Offset Duration (FROFF) R/W 3–42. . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.6.16 Trigger Mode (TRIGMD) R/W 3–43. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.7 Input Control 2 (INCON2) R/W 3–44. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.7.1 PLL Chip Select (PLLCS) R/W 3–44. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.7.2 DAC Chip Select (DACCS) R/W 3–45. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.7.3 Timing Mode Select (TIMEMD) R/W 3–45. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.7.4 Low-Pass Filter Select (LPFSEL) R/W 3–45. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.7.5 Video Input Select (VIDEOINSEL) R/W 3–45. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.7.6 VSCAN Clock Input Select (VSCLKSEL) R/W 3–46. . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.7.7 Oversample Input Mode Select (OVRSM) R/W 3–46. . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.7.8 Variable Scan Clock Input Polarity Select (VCLKPOL) R/W 3–46. . . . . . . . . . . . . . . .
3.4.7.9 Line Enable Input Polarity Select (LENPOL) R/W 3–46. . . . . . . . . . . . . . . . . . . . . . . .
3.4.7.10 Frame Enable Input Polarity Select (FENPOL) R/W 3–46. . . . . . . . . . . . . . . . . . . . .
3.4.7.11 Field Polarity Input Select (FLDPOL) R/W 3–47. . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.7.12 Field Source Select (FLDSEL) R/W 3–47. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.7.13 Field Shift Mode (FLDSHFT) R/W 3–47. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.7.14 Vertical Sync Output Enable (VSYNCEN) R/W 3–47. . . . . . . . . . . . . . . . . . . . . . . . .
3.4.7.15 Input Scan Mode Select (SMODE) R/W 3–47. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.7.16 VSCAN Test Mode (VSCANTST) R/W 3–48. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.7.17 Misc Output (MISCOUT2, MISCOUT1, MISCOUT0) R/W 3–48. . . . . . . . . . . . . . .
3.4.7.18 Misc Input (MISCIN2, MISCIN1, MISCIN0) R-O 3–48. . . . . . . . . . . . . . . . . . . . . . .
3.4.7.19 Input LUT Static Address (ILUTSADR) R/W 3–48. . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.8 AM Interrupt Status (AMINTCLR) R/W1C 3–49. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.8.1 Start of Trigger Cycle Interrupt Status (SOTINTSTAT) R/W1C 3–49. . . . . . . . . . . . .
3.4.8.2 End of Trigger Cycle Interrupt Status (EOTINTSTAT) R/W1C 3–49. . . . . . . . . . . . . .
3.4.8.3 Programmable I/O Interrupt Status (PIOINTSTAT) R/W1C 3–50. . . . . . . . . . . . . . . . .
3.4.8.4 Timer Interrupt Status (TCNTINSTAT) R/W1C 3–50. . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.8.5 Vertical Blank Interrupt Status (VBLANKINTSTAT) R/W1C 3–50. . . . . . . . . . . . . . .
3.4.8.6 Vertical Blank Even Field Interrupt Status (VBEVENINTSTAT) R/W1C 3–50. . . . . .
3.4.8.7 Vertical Blank Odd Field Interrupt Status (VBODDINTSTAT) R/W1C 3–50. . . . . . . .
3.4.9 AM Interrupt Control (AMINTEN) R/W 3–51. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.9.1 Start of Trigger Interrupt Enable (SOTINTEN) R/W 3–51. . . . . . . . . . . . . . . . . . . . . .
3.4.9.2 End of Trigger Interrupt Enable (EOTINTEN) R/W 3–51. . . . . . . . . . . . . . . . . . . . . . .
3.4.9.3 Input Port Interrupt Enable (PIOIEN) R/W 3–52. . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.9.4 Timer Count Interrupt Enable (TCNTINTEN) R/W 3–52. . . . . . . . . . . . . . . . . . . . . . .
3.4.9.5 Vertical Blank Interrupt Enable (VBLANKINTEN) R/W 3–52. . . . . . . . . . . . . . . . . . .
3.4.9.6 Vertical Blank Even Field Interrupt Enable (VBEVENINTEN) R/W 3–52. . . . . . . . . .
Artisan Technology Group - Quality Instrumentation ... Guaranteed | (888) 88-SOURCE | www.artisantg.com

Preface
PCVisionplusHardware Reference
xiRev 02; February 8, 2002
3.4.9.7 Vertical Blank Odd Field Interrupt Enable (VBODDINTEN) R/W 3–52. . . . . . . . . . .
3.4.10 Software Trigger (SOFTTRIG) W-O 3–53. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.11 Programmable Clamp (PCLAMP) R/W 3–53. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.11.1 Clamp Pulse Source (CLAMPSRC) R/W 3–54. . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.11.2 Back Porch Start Position (BPSTRT) R/W 3–54. . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.11.3 Back Porch End Position (PBEND) R/W 3–55. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.11.4 No Clamp Region (NOCLAMP) R/W 3–55. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.11.5 Clamp Counter Enable Source (CNTENSRC) R/W 3–55. . . . . . . . . . . . . . . . . . . . . .
3.4.12 PLL Programming Port (PLLPROG) R/W 3–56. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.12.1 PLL Serial Data (PLLSDATA) R/W 3–56. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.13 DAC Programming Port (DACPROG) R/W 3–56. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.13.1 DAC Serial Data (DACSDATA) R/W 3–56. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.14 Timer Counter (TIMER) R/W 3–57. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.14.1 Timer Count (TIMERCNT) R/W 3–57. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.15 Parallel IO Port Control (PORTCON) R/W 3–58. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.15.1 Output Port Strobe (OUTSTB) R/W 3–58. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.15.2 Input Buffer Enable (INREGENB) R/W 3–58. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.15.3 Input Port Strobe Polarity (INSTRBPOL) R/W 3–59. . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.15.4 Input Buffer Clear (INREGCLR) R/W 3–59. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.15.5 Input Port Interrupt Polarity (IPINTPOL) R/W 3–59. . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.15.6 Input Port Interrupt Input Status (INTINSTAT) R-O 3–59. . . . . . . . . . . . . . . . . . . . . .
3.4.15.7 Input Port Strobe Input Status (STRBINSTAT) R-O 3–59. . . . . . . . . . . . . . . . . . . . . .
3.4.16 PIO Output Port (OUTPORT) R/W 3–60. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.17 PIO Input Port (INPORT) R-O 3–60. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.18 Alpha Control (ALPHA) R/W 3–61. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.19 LUT Programming 3–61. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.5 Frame Buffer Control Registers 3–63. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.5.1 Acquisition Control (ACQREG) R/W 3–64. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.5.1.1 Acquire Address Reset (ACQADRRST) R/W 3–64. . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.5.1.2 Frame Count (FCNT) R/W 3–65. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.5.1.3 Starting Field Select (FLDSEL) R/W 3–65. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.5.1.4 Acquire Command (ACQMD) R/W 3–65. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.5.1.5 New Acquire (NEWAQ) R-O 3–66. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.5.1.6 Grab Status (GSTAT) R-O 3–66. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.5.1.7 Field Start Status (FLDSTART) R-O 3–66. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.5.1.8 Previous Field Start Status (PREVFLDSTART) R-O 3–66. . . . . . . . . . . . . . . . . . . . . .
3.5.1.9 Acquisition Vertical Blank Status (AMVBSTAT) R-O 3–66. . . . . . . . . . . . . . . . . . . . .
3.5.1.10 Acquisition Field Status (AMFLDSTAT) R-O 3–67. . . . . . . . . . . . . . . . . . . . . . . . . .
Artisan Technology Group - Quality Instrumentation ... Guaranteed | (888) 88-SOURCE | www.artisantg.com

402-00005-00Preface
xii Rev 02; February 8, 2002
3.5.1.11 Input Data Format (INMODE) R/W 3–67. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.5.2 Bus Master Control (BMCTLX) R/W 3–68. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.5.2.1 Bus Master Enable (BMEN) R/W 3–68. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.5.2.2 Bus Master Data Shift Enable (BMSHIFT) R/W 3–68. . . . . . . . . . . . . . . . . . . . . . . . .
3.5.2.3 Bus Master Byte Select (BMBYTESEL) R/W 3–69. . . . . . . . . . . . . . . . . . . . . . . . . . .
3.5.2.4 Bus Master Zoom (BMZOOM) R/W 3–69. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.5.2.5 Pad Mode Enable (PADEN) R/W 3–70. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.5.2.6 Clip Mode Enable (CLIPEN) R/W 3–70. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.5.2.7 Bus Master Scan Direction (SCANDIR) R/W 3–70. . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.5.2.8 DMA Start Address (DMASTART) R/W 3–71. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.5.3 Memory Initialization (MEMINIT) W-O 3–71. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.5.4 Acquisition Start (ACQSTRT) R/W 3–72. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.5.5 Acquire Line Interrupt (ACQLINEINT) R/W 3–73. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.5.5.1 Acquire Interrupt Address (INTADR) R/W 3–73. . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.5.5.2 Interrupt Address LSB Mask (LSBMASK) R/W 3–74. . . . . . . . . . . . . . . . . . . . . . . . .
3.5.6 Segment Size (SGSZ) R/W 3–74. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.5.7 OCT Start Address (OCTSTART) R/W 3–75. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.5.8 Interrupt Status (INTSTAT) R/W1C 3–75. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.5.8.1 Acquire Line Interrupt Status (ACQLINEINTSTAT) R/W1C 3–76. . . . . . . . . . . . . . .
3.5.8.2 Bus Master Complete Interrupt Status (BMINTSTAT) R/W1C 3–76. . . . . . . . . . . . . .
3.5.8.3 AM Interrupt Status (AMINTSTAT) R/W1C 3–76. . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.5.8.4 End of Frame Interrupt Status (EOFINTSTAT) R/W1C 3–76. . . . . . . . . . . . . . . . . . . .
3.5.9 Interrupt Control (INTENREG) R/W 3–77. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.5.9.1 Acquire Line Interrupt Enable (ACQLINEINTEN) R/W 3–77. . . . . . . . . . . . . . . . . . .
3.5.9.2 Bus Master Complete Interrupt Enable (BMINTEN) R/W 3–77. . . . . . . . . . . . . . . . . .
3.5.9.3 Acquisition Module Interrupt Enable (AMINTEN) R/W 3–78. . . . . . . . . . . . . . . . . . .
3.5.9.4 End of Frame Interrupt Enable (EOFINTEN) R/W 3–78. . . . . . . . . . . . . . . . . . . . . . . .
3.5.10 Acquire Address (ACQADR) R-O 3–78. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.5.11 Output Control Table (OCTDATA) R/W 3–79. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.5.11.1 Start Address (ADR) R/W 3–79. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.5.11.2 Transfer Count (XCNT) R/W 3–80. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.5.12 Scatter Gather Table (DPDATA) R/W 3–81. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.5.13 Add-On Registers 3–82. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.5.13.1 Add-On Interrupt Control (AINT) W-O 3–82. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.5.13.2 Add-On General Control (AGCSTS) W-O 3–83. . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.5.13.3 Manual Destination Address (MDSTADR) W-O 3–83. . . . . . . . . . . . . . . . . . . . . . . .
3.5.13.4 Manual Transfer Count (MXCNT) W-O 3–84. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Chapter 4. DAC and DLL Programming
4.1 DAC Registers 4–1. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Artisan Technology Group - Quality Instrumentation ... Guaranteed | (888) 88-SOURCE | www.artisantg.com

Preface
PCVisionplusHardware Reference
xiiiRev 02; February 8, 2002
4.1.1 DAC Interface 4–1. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.1.2 ADC Reference DACs 4–2. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.1.3 DC Restore Reference DAC 4–3. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.1.4 Sync Stripper Horizontal Line Rate 4–3. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.2 PLL Registers 4–4. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.2.1 PLL Interface 4–4. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.2.2 PLL Serial Write Cycles 4–4. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.2.3 PLL Serial Read Cycles 4–4. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.2.4 PLL Register 0 (PLLA0) 4–6. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.2.4.1 FeedBack Divider (FDIV) R/W 4–6. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.2.5 PLL Register 1 (PLLA1) 4–6. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.2.5.1 Feedback Sync Pulse Low (LO) R/W 4–6. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.2.6 PLL Register 2 (PLLA2) 4–6. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.2.6.1 Feedback Sync Pulse High (HI) R/W 4–7. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.2.7 PLL Register 3 (PLLA3) 4–7. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.2.7.1 Reference Divider (RDIV) R/W 4–7. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.2.7.2 Reference Polarity (REFPOL) R/W 4–7. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.2.8 PLL Register 4 (PLLA4) 4–8. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.2.8.1 VCO Gain (VCO) R/W 4–8. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.2.8.2 Phase Frequency Detector Gain (PFD) R/W 4–9. . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.2.8.3 Phase Frequency Detector Enable (PDEN) R/W 4–9. . . . . . . . . . . . . . . . . . . . . . . . . .
4.2.8.4 Loop Filter Select (INTFLT) R/W 4–9. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.2.8.5 VCO Select (INTVCO) R/W 4–9. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.2.8.6 Feedback Divider Clock Select (CLKSEL) R/W 4–9. . . . . . . . . . . . . . . . . . . . . . . . . .
4.2.9 PLL Register 5 (PLLA5) R/W 4–10. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.2.9.1 Feedback Select (FBKSEL) R/W 4–10. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.2.9.2 Feedback Polarity (FBKPOL) R/W 4–10. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.2.9.3 Addition of 1 VCO cycle (ADD) R/W 4–10. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.2.9.4 Removal of 1 VCO cycle (SWLW) R/W 4–10. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.2.9.5 Output Post Scaler (PDA) R/W 4–11. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.2.9.6 Feedback Post Scaler (PDB) R/W 4–11. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.2.9.7 Fine Phase Adjust Lead/Lag (LDLG) R/W 4–11. . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.2.9.8 Fine Phase Adjust Enable (FINEEN) R/W 4–11. . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.2.10 PLL Register 6 (PLLA6) 4–12. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.2.10.1 Load Counter (LCOUNT) R/W 4–12. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.2.10.2 Output 1 Select (OMUX1) R/W 4–12. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.2.10.3 Output 2 Select (OMUX2) R/W 4–13. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.2.10.4 Output 3 Select (OMUX3) R/W 4–13. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Artisan Technology Group - Quality Instrumentation ... Guaranteed | (888) 88-SOURCE | www.artisantg.com

402-00005-00Preface
xiv Rev 02; February 8, 2002
4.2.10.5 Output 4 Select (OMUX4) R/W 4–13. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.2.10.6 DAC Reset (DACRST) 4–13. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.2.10.7 Output Test Mode (AUXEN) R/W 4–13. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.2.10.8 Output Clock for Test Mode (AUXCLK) R/W 4–13. . . . . . . . . . . . . . . . . . . . . . . . . .
4.2.10.9 EXTREF Select (EXTREF) R/W 4–13. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.2.11 PLL Register 7 (PLLA7) N/A 4–13. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.3 Programming Example for PLL Mode 4–14. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.3.1 Notes on Programming PLL Mode 4–17. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.4 Programming Example for XTAL Mode 4–18. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.4.1 Notes on Programming XTAL Mode 4–22. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.5 Tables for Programming Examples 4–24. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Appendix A. Connectors and Cables
Connectors A–1. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
15-Pin D-Sub A–2. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
26-PinD-Sub A–3. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Parallel I/O Connector A–4. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Cables A–5. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Break-Out Cables A–5. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Camera Adapter Cables A–11. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
BNC Camera Adaptor A–11. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Hirose (JIT) 1 A–12. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Hirose (JIT) 2 A–13. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
JAI CV-M10E/C A–14. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
JAI CV-M10BX A–15. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Appendix B. Using Opto-Isolators
Input Circuits B–2. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Output Circuits B–4. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Index
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Preface
PCVisionplusHardware Reference
xvRev 02; February 8, 2002
List of Figures
Number Title Page
Figure 1–1. Line and Frame Timing 1–3. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure 1–2. Set Up and Hold Timing 1–3. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure 1–3. Set Up and Hold Timing, Clock Inverted 1–4. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure 1–4. PCVisionplus Connectors and Jumper 1–7. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure 2–1. PCVisionplus Block Diagram 2–2. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure 2–2. Non-interlaced Acquire 2–5. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure 2–3. Interlaced Acquire 2–6. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure 2–4. Triggered Acquire 2–6. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure 2–5. Bus Master Zoom, 8-bit Mode 2–9. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure 2–6. Bus Master Zoom 2, 12-bit Mode 2–9. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure 2–8. Bus Master Decimate, 8-bit Mode 2–10. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure 2–9. Bus Master Decimate, 12-bit Mode 2–11. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure 2–10. Padding 8-bit Data 2–12. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure 2–11. 12-bit Padding 2–12. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure 2–12. Bus Master Data Shift 2–13. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure 2–13. Input Gain Stage 2–14. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure 2–14. Input Voltage 2–15. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure 2–15. Low-pass Filtering 2–15. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure 2–16. DC Restore with Sync Stripper Sample Pulse 2–16. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure 2–17. DC Restore with Programmable Clamp Pulse 2–17. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure 2–18. Input LUT 12-bit Mode 2–19. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure 2–19. Input LUT Oversample Mode 2–19. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure 2–20. PLL Mode with Composite Sync 2–20. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure 2–21. PLL Mode with Separate Syncs 2–21. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure 2–22. Internal Timing Mode (XTAL Mode) 2–22. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure 2–23. Variable Scan Mode 2–23. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure 2–24. Timing Control 2–25. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure 2–25. Sync Stripper Line Rate 2–26. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure 2–26. PLL and Clock Synthesizer 2–27. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure 2–27. Timing Generator Horizontal Sync Output 2–28. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure 2–28. PWG Horizontal Window Timing 2–30. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure 2–29. PWG Horizontal Timing with Cropping 2–30. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure 2–30. PWG Horizontal Timing, Internal Timing Mode 2–31. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure 2–31. PWG Horizontal Timing, Variable Scan Mode 2–32. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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xvi Rev 02; February 8, 2002
Figure 2–32. PWG Vertical Window Timing 2–33. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure 2–33. Strobe Light Effect 2–35. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure 2–34. Coincident Strobe Effect 2–35. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure 2–35. Triggered Acquire Cycle in Slow Strobe 2–37. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure 2–36. Triggered Acquire in Fast Strobe 2–38. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure 2–37. Triggered Acquire in Frame Reset 2–39. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure 3–1. PCI Configuration Register Map 3–2. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure 3–2. PCI Interface Control Register Map 3–3. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure 3–3. Board ID Registers 3–3. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure 3–4. Acquisition Control Registers 3–4. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure 3–5. Frame Buffer Control Registers 3–5. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure 3–6. Board ID registers 3–23. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure 3–7. AM Control Register Map 3–26. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure 3–8. PTG Vertical Gate Generation 3–33. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure 3–9. Trigger Polarity 3–39. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure 3–10. Input LUT 12-bit Mode 3–62. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure 3–11. Input LUT Oversample Mode 3–62. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure 3–12. Frame Buffer Control Register Map 3–63. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure 3–13. Bus Master Data Shift 3–69. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure 3–14. Add-On Register Map 3–82. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure 4–1. PLL Serial Programming Timing 4–5. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure A–1. PCVisionplus Board, Connectors and Jumper A–1. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure A–2. PCVisionplus Breakout Cable A–7. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure A–3. PCVisionplus Miscellaneous Cable A–7. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure A–4. BCBL-PCV1 A–9. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure A–5. BCBL-PCV2 A–9. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure A–6. ACBL-BNC Adaptor Cable A–11. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure A–7. ACBL-HIR1 Adaptor Cable A–12. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure A–8. ACBL-HIR2 Adaptor Cable A–13. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure A–9. CBVM10-6 Adaptor Cable A–14. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure A–10. ACBL–VSCAN Adaptor Cable A–15. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure B–1. Basic Opto-Isolator B–1. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure B–2. Opto-Coupled Input Circuit B–2. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure B–3. Input to Opto-Coupled Circuit B–3. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure B–4. Opto-Coupled Output Circuit B–4. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure B–5. Output using Opto-Coupled Circuit B–4. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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Preface
PCVisionplusHardware Reference
xviiRev 02; February 8, 2002
List of Tables
Number Title Page
Table 1–1. Variable Scan Timing Parameters 1–3. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Tables for Programming Examples 4–24. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Table A–1. 15-Pin Connector A–2. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Table A–2. 26-Pin Connector A–3. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Table A–3. 50-Pin Dual-Row Header A–4. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Table A–4. Break-out Cables for PCVisionplus A–5. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Table A–5. Breakout Cable 509-00066-00 Pin-out A–6. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Table A–6. Miscellaneous Cable 509-00065-00 Pin-out A–8. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Table A–7. BCBL-PCV1 Pin-out A–8. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Table A–8. BCBL-PCV2 Pin-out A–10. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Table A–9. ACBL-BNC Cable Pin-Out A–11. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Table A–10. ACBL-HIR1 Cable Pin-Out A–12. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Table A–11. ACBL-HIR2 Cable Pin-Out A–13. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Table A–12. CBVM10-6 Cable Pin-Out A–14. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Table A–13. ACBL–VSCAN Cable Pin-Out A–15. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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PCVisionplusHardware Reference
1–1Rev 02; February 8, 2002
CHAPTER 1
INTRODUCTION
The PCVisionplusframe grabber digitizes monochrome analog video to 8 or 12 bits, at sample frequencies up to 53
MHz. The PCVisionplus supports broadcast standard timing (RS170, CCIR), progressive scan and non-standard
(variable scan) timing. The PCVisionplus can support two monochrome cameras.
The high data transfer rate of the PCI-bus eliminates the need for on-board processing or display circuitry. Image
display and processing is handled by the host computer resources. The linear format image memory allows acquisi-
tion of a variety of image sizes. The image memory behaves as a temporary buffer between the camera interface and
the host PCI-bus system. The PCVisionplus incorporates a hardware “scatter gather” table for highly efficient, fully
automated image transfers from the image memory.
The PCVisionplus is capable of bus mastering image data directly to a destination memory within the PCI-bus sys-
tem, such as system memory or VGA memory. Transfer rates up to the theoretical PCI-bus limit of 133MB/s can be
sustained, depending upon the host capabilities. Images can be transferred to host memory in a fraction of the time
that they were acquired. By minimizing the PCI-bus transfer time and CPU overhead, more bandwidth is available
for processing or other system resources.
1.1 PCI INTERFACE
The PCI-bus interface allows the PCVisionplus to operate as both PCI-bus master and target (slave). Only DWORD
(32-bit) access is supported. The PCVisionplus is capable of bus mastering data from image memory directly to a
destination within the system (system memory or another PCI target, such as VGA display memory). The PCVision-
plus interface also supports target access to the registers and image memory. PCI-bus interrupts may be generated
based on events occurring on the PCVisionplus. The PCVisionplus provides configuration registers required by the
PCI specification which allow the board to be recognized on power-up for automatic system configuration (“plug-
and-play”).
The PCVisionplus contains a sophisticated bus master controller (BMC) with hardware scatter gather table. The host
CPU is free to perform processing during bus master transfers rather than controlling the transfer operation. The
BMC has multiple frame ping-pong source and destination capabilities which allow the application to program the
PCVisionplus to establish the needed amount of processing time. The BMC uses a programmable scatter gather table
that supports up to 32K host memory segments. The scatter gather table is also used to transfer images in an x,y
format directly to VGA memory for display, or re-interlace image fields from interlaced or dual-tap sources.
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