Samsung MD55C User manual

Travaux Pratiques Avanc´ es (TPA) d’Electronique
Ann´ ee 2015-16
TP 5: Electronique num´ erique
Sergio Gonzalez Sevilla*, Antonio Miucci
D´ epartement de Physique Nucl ´ eaire et Corpusculaire (DPNC)
Universit´ e de Gen` eve (Facult ´ e des Sciences, Section de Physique)
*Sergio[email protected]
Introduction
Ce labo a pour but de comprendre comment connecter de simples dispositifs d’entr
´
ee/sortie avec une puce
FPGA et de b
ˆ
atir un circuit qui utilise ces
´
el
´
ements. Vous utiliserez les interrupteurs SW17-0 sur la carte DE2
comme entr´ ees ` a votre circuit. Vous utiliserez des LEDs et les afficheurs ` a 7 segments comme sorties.
1. Logique simple
La carte DE2 est
´
equip
´
ee de 18 interrupteurs
`
a bascule, appel
´
ees SW17-0, qui peuvent
ˆ
etre utilis
´
ees comme
entr
´
ees dans un circuit, et de 18 LEDs rouges, appel
´
ees LEDR17-0, qui peuvent
ˆ
etre utilis
´
ees pour afficher les
valeurs de sortie. Le bloc ci-dessous montre un exemple de code VHDL simple qui utilise ces interrupteurs
et affiche leur
´
etat sur les LEDs. La carte DE2 poss
`
ede des connexions imprim
´
ees entre la puce FPGA et les
interrupteurs et les LEDs. La proc
´
edure pour r
´
ealiser un brochage, tel que d
´
ecrit par l’assistant au d
´
ebut du cours,
est ´ egalement indiqu´ ee dans le tutoriel “Quartus II Introduction using VHDL Design”.
LIBRARY ieee;
USE ieee.std_logic_1164.all;
-- Simple module that connects the SW switches to the LEDR lights
ENTITY part1 IS
PORT ( SW :IN STD_LOGIC_VECTOR(17 DOWNTO 0);
LEDR:OUT STD_LOGIC_VECTOR(17 DOWNTO 0)); -- red LEDs
END part1;
ARCHITECTURE Behavior OF part1 IS
BEGIN
LEDR <= SW;
END Behavior
1. Cr´ eez un nouveau projet avec Quartus II.
2. Dessinez avec Quartus un sch´ ema pour la logique suivante :
(A AND B) OR [(NOT A) AND (NOT B)]
3. Obtenez le code VHDL (File → Create → Create VHDL design) pour le design que vous venez de r
´
ealiser
et modifiez-le pour obtenir la logique suivante :
(A AND B) OR [A OR (NOT B)]
4. ´ Ecrivez la table de v´ erit´ e pour votre design.
5. Simulez votre design et v
´
erifiez la table de v
´
erit
´
e pr
´
ec
´
edente. Expliquez la diff
´
erence entre les simulations
“Timing” et “Functional”.
6. Programmez le FPGA Cyclone II sur la carte DE2 et v
´
erifiez vos r
´
esultats en jouant avec les interrupteurs.

TPA ´ Electronique (2015-16) TP 5: Electronique num´ erique — 2/6
2. Multiplexeurs
En
´
electronique, un multiplexeur (ou “MUX”) est un dispositif qui choisit un des signaux d’entr
´
ee (analo-
giques ou digitaux) et le dirige vers une seule ligne de sortie. Un multiplexeur permet
`
a plusieurs signaux de
partager un seul dispositif co
ˆ
uteux ou une autre ressource (par exemple un convertisseur analogique-digital ou
une ligne de communication) plutˆ ot que d’utiliser un dispositif pour chaque signal d’entr´ ee. Vous allez r´ ealiser
un multiplexeur “2 vers 1”.
Q
A
B
sel
FIGURE 1. Symbole d’un multiplexeur “2 vers 1”. Le dispositif a deux entr
´
ees (A et B) et une sortie (Q). Une ligne de
s´ election (sel) permet de choisir laquelle des entr´ ees est dirig´ ee vers la sortie.
1. Cr´ eez un nouveau projet Quartus II.
2. R´ ealisez un sch´ ema (avec des portes ET, OU et NON) avec 3 entr´ ees :
•2 signaux x,y(SW0, SW1), et
•une ligne de s´ election s(SW17).
La sortie m(LEDG0) correspondra ` axsi s=1 et ` aysi s=0.
3. ´ Ecrivez la table de v´ erit´ e pour votre design.
4. Simulez votre design et v´ erifiez la table de v´ erit´ e pr´ ec´ edente.
5. Programmez le FPGA Cyclone II sur la carte DE2 et v
´
erifiez vos r
´
esultats en jouant avec les interrupteurs.
En connectant plusieurs multiplexeurs “2 vers 1” on peut r
´
ealiser des circuits plus complexes. Par exemple,
la figure 2montre un multiplexeur “2 vers 1” de 8 bits, le figure 3montre un multiplexeur “5 vers 1” et la figure
4un multiplexeur “5 vers 1” de 3 bits.
6. Ajoutez
`
a votre projet existant un multiplexeur “2 vers 1” de 4 bits en utilisant les interrupteurs comme
entr´ ees et affichez la sortie sur LEDR13-16.
[email protected]

TPA ´ Electronique (2015-16) TP 5: Electronique num´ erique — 3/6
m0
x0
y0
m6
x6
y6
m7
x7
y7
s
(a) Circuit.
X
Y
M
8
8
8
s
(b) Symbole.
FIGURE 2. Multiplexeur “2 vers 1” de 8 bits.
FIGURE 3. Multiplexeur “5 vers 1”
[email protected]

TPA ´ Electronique (2015-16) TP 5: Electronique num´ erique — 4/6
FIGURE 4. Multiplexeur “5 vers 1” de 3 bits.
3. Additionneur
Note : Afin d’utiliser SW17-0 et LEDR17-0, il est n
´
ecessaire d’inclure dans votre projet Quartus II le
brochage exact (“pin assignment“), qui vous sera donn
´
e dans le classeur d’instructions de labo. Par exemple, le
manuel sp
´
ecifie que SW0 est connect
´
e
`
a la broche N25 du FPGA et que LEDR0 est connect
´
e
`
a la broche AE23.
[Importez le fichier “DE2 pin assignments.csv” dans le logiciel Quartus II. Le brochage dans ce fichier est utile
seulement si les noms des broches list
´
es dans le fichier sont exactement les m
ˆ
emes que les noms de ports utilis
´
es
dans votre entit´ e VHDL.]
1. R
´
ealisez avec Quartus II un “additionneur complet” qui prend 3 entr
´
ees de 1 bit (2 nombres, SW0 et SW8,
et 1 “retenue”, SW1) et affichez les r
´
esultats sur LEDG0 et LEDG1 en utilisant seulement des portes MUX
et OU-exclusif (XOR). [Voir par example l’intro par E. Cortina, pages 10-11]
2. Simulez votre design et comparez vos r´ esultats avec la table de v´ erit´ e attendue.
3. Programmez le FPGA Cyclone II sur la carte DE2 et v´ erifiez vos r´ esultats.
4.
Cr
´
eez un objet
´
a partir du programme que vous venez d’ecrire : cr
´
eez un fichier .bsf (File → create →
export symbol) ; incluez le fichier dans la biblioth
`
eque [library] (assignments → settings → ...). Pour
utiliser l’objet apr` es, choisissez : edit →insert object (or symbol) →choose from file.
5. R
´
ealisez un “additionneur parall
`
ele” qui prend 2 entr
´
ees de 8 bits (SW0-SW7 et SW8-SW15) et affichez
les r´ esultats sur LEDR0-LEDR8 en utilisant seulement des portes MUX et OU-exclusif (XOR).
6. Simulez votre design et comparez vos r
´
esultats avec la table de v
´
erit
´
e attendue. Combien de combinaisons
logiques diff´ erentes avez vous dans la table de verit´ e ?
7. Programmez le FPGA Cyclone II sur la carte DE2 et v
´
erifiez vos r
´
esultats en jouant avec les interrupteurs.
4. Affichage digital
La figure 5montre un d
´
ecodeur de 7 segments avec 7 sorties qui sont utilis
´
ees pour afficher un caract
`
ere sur
un affichage
`
a 7 segments. Les 7 segments de l’affichage sont identifi
´
es par les chiffres 0-6 comme indiqu
´
e sur la
figure. Chaque segment est illumin´ e lorsque la valeur logique 0 lui est assign´ ee.
1. Cr´ eez un nouveau projet avec Quartus II “affich digit”.
2. Si une entr
´
ee de 3 bits (c
2
, c
1
, c
0
) est utilis
´
ee, comme dans la figure, combien de caract
`
eres diff
´
erents
peuvent ˆ etre affich´ es sur chaque affichage ?
3. Afin de garder le design le plus simple possible, vous utiliserez 2 entr
´
ees (c
1
et c
0
) et vous afficherez des
nombres en base 4. Rappelez-vous qu’en base 4, les relations suivantes sont respect
´
ees : 1+2=3, 2+2=10,
10+30=100 et 33(4)=15(10)=1111(2) , o
`
u le chiffre apr
`
es la parenth
`
ese indique la base utilis
´
ee. Fa
ˆ
ıtes
une table avec les colonnes suivantes : les deux entr
´
ees c
1
et c
0
, le nombre
`
a afficher, et les 7 segments
[email protected]

TPA ´ Electronique (2015-16) TP 5: Electronique num´ erique — 5/6
FIGURE 5. D´ ecodeur de 7 segments.
d’affichage d
0
-d
6
. Par exemple, la paire c
1
=0, c
0
=0 correspondra au nombre 0, qui sera affich
´
e comme suit
pour d6-d0: 0000001 (0 : on ; 1 : off).
4. ´ Evaluez les 3 rang´ ees restantes de la table.
5. ´ Evaluez les expressions logiques pour les segments d0-d6(exemple : d0= ¯c1c0).
6. Ajoutez
`
a votre projet existant un d
´
ecodeur de 7 segments (d
0
-d
6
) avec 2 entr
´
ees (c
0
,c
1
), de fa c¸ on
`
a
repr
´
esenter la table de v
´
erit
´
e que vous venez de r
´
ealiser. Utilisez seulement les fonctions logiques simples
(ET, OU, OU-exclusif, NON). Prenez soin d’´ eteindre les autres affichages.
7. Tester le d´ ecodeur avec une entr´ ee de 2 bits.
8. Am´ eliorez votre design de d´ ecodeur de 7 segments en utilisant une entr´ ee de 4 bits.
9. Affichez le r
´
esultat de l’exercise pr
´
ec
´
edent (“additionneur parall
`
ele”
`
a 8 bits) sur la carte. Vous n’avez pas
besoin de simulez votre design. Copiez-collez les logigrammes requis pour ce dernier design, ou utilisez
l’objet cr´ e´ e avant.
5. Bascules et compteur
Les bascules (flip-flops) sont des dispositifs tr
`
es utiles entres autres dans la construction des m
´
emoires
d’ordinateurs. Ils ont deux
´
etats stables et ils oscillent entre ces derniers selon des crit
`
eres diff
´
erents, pour
diff´ erents types de bascules.
1. Cr´ eez un nouveau projet avec Quartus II et r´ ealisez le circuit de la figure 6.
FIGURE 6. Bascule SR.
2. ´ Ecrivez la table logique pour ce circuit (Note : il faut prendre en compte le d
´
elai). Simulez votre design
`
a
l’aide du logiciel Quartus. Expliquez pourquoi on l’appelle Set-Reset (SR).
3. On peut r
´
ealiser une bascule de type T en modifiant le circuit pr
´
ec
´
edent comme montr
´
e dans la figure 7 .
´
Ecrivez la table logique (r
´
eutilisez la table du circuit pr
´
ec
´
edent) et expliquez pourquoi on l’appelle
Toggle (T).
[email protected]

TPA ´ Electronique (2015-16) TP 5: Electronique num´ erique — 6/6
FIGURE 7. Bascule T.
4. ` A l’aide de la bascule pr
´
ec
´
ecente, r
´
ealisez le circuit de la figure 8en le modifiant l
´
eg
`
erement pour obtenir
un compteur
`
a 2 bits. Utilisez les interrupteurs SW0 et SW1 pour les entr
´
ees Enable et Clear et le bouton
KEY0 pour l’entr´ ee Clock.
FIGURE 8. Compteur de 4 bits
5. Affichez les 2 bits de sorties sur un affichage digital en utilisant votre d
´
ecodeur de 7 segments de l’exercice
pr
´
ec
´
edent. Jouez avec les boutons et les interrupteurs d
´
esign
´
es pour montrer le bon fonctionnement de
votre design.
[email protected]