JYTEK PCIe-69529 User manual

PCIe-69529
8-CH 24-Bit 204.8 kS/s
Dynamic Signal Acquisition Module
User’s Manual
Manual Rev.: 1.00
Revision Date: Jul.16,2016

I
Getting Service
Contact us should you require any service or assistance.
SHANGHAI JYTEK Co., Ltd.
Web site: hp://www.jytek.com
Address: 300 Fang Chun Rd., Zhangjiang Hi-Tech Park, Pudong New Area, Shanghai, 201203
China
Tel: +86-21-5047-5899
Fax: +86-21-5047-5899
Email: [email protected]
Addional informaon, aids, and ps that help users perform tasks
Informaon to prevent minor physical injury, component damage, data loss,
and/or program corrupon when trying to complete a task.
Informaon to prevent serious physical injury, component damage, data loss,and/
or program corrupon when trying to complete a specic task.
Copyright
This document contains proprietary informaon protected by copyright. All rights are
reserved. No part of this manual may be reproduced by any mechanical, electronic, or other
means in any form without prior wrien permission of the manufacturer. All specicaons
are subject to change without further noce.

II
Table of Contents
Geng Service �������������������������������������������������������������������������������������������������� I
1 Introducon������������������������������������������������������������������������������������������������ 1
1�1 Features ��������������������������������������������������������������������������������������������� 1
1.2 Applicaons ��������������������������������������������������������������������������������������� 1
1.3 Specicaons ������������������������������������������������������������������������������������� 2
1�3�1 Analog Input ��������������������������������������������������������������������������� 2
1�3�2 Timebase �������������������������������������������������������������������������������� 7
1�3�3 Triggers ����������������������������������������������������������������������������������� 8
1.3.4 General Specicaons ������������������������������������������������������������� 8
1.4 Schemacs and I/O ���������������������������������������������������������������������������� 9
1.5 Soware Support ������������������������������������������������������������������������������11
1�5�1 SDK ����������������������������������������������������������������������������������������11
1�5�2 DSA-DASK�������������������������������������������������������������������������������11
2 Geng Started�������������������������������������������������������������������������������������������12
2�1 Package Contents ������������������������������������������������������������������������������12
2.2 Installaon Environment �������������������������������������������������������������������12
2�3 Installing the Module ������������������������������������������������������������������������13
3 Operaons �������������������������������������������������������������������������������������������������14
3.1 Funconal Block Diagram������������������������������������������������������������������14
3�2 Analog Input Channel������������������������������������������������������������������������14
3.2.1 Analog Input Front-End Conguraon ������������������������������������14
3�2�2 Input Range and Data Format�������������������������������������������������15
3�2�3 ADC and Analog Input Filter ���������������������������������������������������16
3�2�4 DMA Data Transfer�����������������������������������������������������������������16
3�3 Trigger Source and Trigger Modes������������������������������������������������������18
3�4 Trigger Mode�������������������������������������������������������������������������������������20
3�5 ADC Timing Control ���������������������������������������������������������������������������22
3�5�1 Timebase �������������������������������������������������������������������������������22
3�5�2 DDS Timing vs� ADC����������������������������������������������������������������22
3�5�3 Filter Delay in ADC �����������������������������������������������������������������22
3.6 Synchronizing Mulple Modules �������������������������������������������������������23
3.6.1 SSI_TIMEBASE ������������������������������������������������������������������������24
3�6�2 SSI_SYNC_START ��������������������������������������������������������������������24
3�6�3 SSI_AD_TRIG ��������������������������������������������������������������������������24
Appendix A Calibraon�����������������������������������������������������������������������������������25
A.1 Calibraon Constant �������������������������������������������������������������������������25
A.2 Auto-Calibraon �������������������������������������������������������������������������������25
Important Safety Instrucons��������������������������������������������������������������������������26

III

IV
List of Tables
Table 1-1: Timebase����������������������������������������������������������������������������������������� 7
Table 1-2: Trigger Source & Mode �������������������������������������������������������������������� 8
Table 1-3: Digital Trigger Input ������������������������������������������������������������������������� 8
Table 3-1: Input Range and Data Format ���������������������������������������������������������15
Table 3-2: Input Range Midscale Values ����������������������������������������������������������16
Table 3-3: ADC Sample Rates vs DDS Output Clock������������������������������������������16
Table 3-4: Preferred Characteriscs for Analog Triggers�����������������������������������20
Table 3-5: Timing Relaonship between ADC and PLL Clock ����������������������������22
Table 3-6: ADC Filter Delay������������������������������������������������������������������������������23
Table 3-7: SSI Timing Signal Denions �����������������������������������������������������������23

V
List of Figures
Figure 1-1: Analog Input Channel Bandwidth, -1dBFS 108kS/s �������������������������� 5
Figure 1-2: Analog Input Channel Bandwidth, -1dBFS 108kS/s �������������������������� 5
Figure 1-3: Spurious Free Dynamic Range 54kS/s ���������������������������������������������� 6
Figure 1-4: Spurious Free Dynamic Range 108kS/s �������������������������������������������� 6
Figure 1-5: Spurious Free Dynamic Range 192kS/s �������������������������������������������� 7
Figure 1-6: PCIe-69529 Side View ��������������������������������������������������������������������� 9
Figure 1-7: PCIe-69529 I/O Array����������������������������������������������������������������������10
Figure 3-1: Analog Input Architecture ��������������������������������������������������������������14
Figure 3-2: Linked List of PCI Address DMA Descriptors������������������������������������17
Figure 3-3: Trigger Architecture������������������������������������������������������������������������18
Figure 3-4: External Digital Trigger �������������������������������������������������������������������19
Figure 3-5: Analog Trigger Condions ��������������������������������������������������������������20
Figure 3-6: Post-Trigger Acquision������������������������������������������������������������������21
Figure 3-7: Delay Trigger Mode Acquision������������������������������������������������������21
Figure 3-8: Re-Trigger Mode Acquision ����������������������������������������������������������22
Figure 3-9: Timebase Architecture �������������������������������������������������������������������22
Figure 3-10: SSI Architecture����������������������������������������������������������������������������24

1
1 Introduction
The PCIe-69529 is a high-performance 8-CH 24-Bit 204.8 kS/s dynamic signal acquision
module, specically designed for applicaons such as structural health monitoring, noise,
vibraon, and harshness (NVH) measurement, and phased array data acquision.
The PCIe-69529 features 24-bit simultaneous sampling at 204.8 kS/s over 8 channels,
and a 110 dB dynamic range, providing ample power for high-density, high channel count
signal measurement, and vibraon-opmized lower AC cuto frequency of 0.5 Hz. All input
channels incorporate 4 mA bias current for integrated electronic piezoelectric (IEPE) signal
condioning for accelerometers and microphones.
The PCIe-69529 is auto-calibrated with an onboard reference circuit calibrang oset and
acquiring analog input errors. Following auto-calibraon, the calibraon constant is stored
in EEPROM, such that these values can be loaded and used as needed by the board. There
is no requirement to calibrate the module manually.
1�1 Features
• PCI Express specicaon Rev. 1.1 compliant
• 8 simultaneous analog inputs
• 204.8 kS/s maximum sampling rate
• AC or DC input coupling, soware selectable
• Support for:
◦ One external digital trigger input
◦ IEPE output on each analog input, soware congurable
◦ Auto-calibraon
1�2 Applications
• Structural health monitoring
• Phase array data acquision
• Noise, vibraon, and harshness (NVH) detecon
• Machine status monitoring

2
1�3 Specifications
1�3�1 Analog Input
Channel Characteriscs
Channels 8
Type Dierenal or pseudo-dierenal
Coupling AC or DC, soware selectable
AC coupling cuto frequency 0.5Hz
ADC resoluon 24-Bit
ADC type Delta-sigma
Input signal range ±10V, ±1V
Sampling rate (FS) 8 kS/s to 204.8 kS/s,
768 μS/s increments for Fs > 108 kS/s,
576 μS/s increments for 54 kS/s ≤ Fs ≤108 kS/s
192 μS/s increments for 8KS/s≤ Fs ≤54kS/s
Over voltage protecon Dierenal:
±42.4V,
Pseudo-dierenal:
•posive terminal ±42.4 V
•negave terminal unprotected, rated at ±2.5 V
Input impedance 1MΩ, (50Ω between negave input and system ground for
pseudo-dierenal mode)
Oset error ±1 mV max.
Gain error ±0.1% of FSR
IEPE Current 4 mA, each channel independently soware congurable
IEPE Compliance 24V
System Noise
Sample Rate (kS/s) System Noise1 (LSBrms)1
Fs = 54 kS/s 37.4
Fs = 108 kS/s 66.5
Fs = 192 kS/s 74.6
1. Shorted input
Common Mode Rejecon Rao (CMRR)
Input Range (V) CMRR1 (dB)
±1V 65
±10V 80
1. Input frequency < 1 kHz

3
-3 dB Bandwidth
Sample rate1-3 dB bandwidth
Fs < 108 kS/s >0.4863 FS
Fs > 108 kS/s >0.22 FS
1. Disable digital lter when Fs < 108 kS/s; Enable digital lter when Fs > 108 kS/s
Flatness
Flatness (dB)1
Input Range (V) 54 kS/s
20 Hz to 22 kHz
108 kS/s
20 Hz to 45 kHz
192 kS/s
20 Hz to 42 kHz
±1V, ±10V 0.06 0.08 0.1
1. Relave to 1 kHz
Spurious Free Dynamic Range (SFDR)
SFDR (dBc)1,2
Input Range (V) Fs = 54 kS/s Fs = 108 kS/s Fs = 192 kS/s
±1V, ±10V 104 104 105
1. 1 kHz input tone and -1 dBFS input amplitude.
2. Measurement Includes harmonics.
Dynamic Range
Dynamic Range (dBFS)1
Input Range (V) Fs = 54 kS/s Fs = 108 kS/s Fs = 192 kS/s
±1V, ±10V 107 100 100
1. 1 kHz input tone and -60 dBFS input amplitude.
System to Noise Rao
SNR (dBc)1
Input Range (V) Fs = 54 kS/s Fs = 108 kS/s Fs = 192 kS/s
±1V, ±10V 104 99 98
1. 1 kHz input tone and -1 dBFS input amplitude
Total Harmonic Distoron (THD)
THD (dBc)1
Input Range (V) Fs = 54 kS/s Fs = 108 kS/s Fs = 192 kS/s
±1V -106 -106 -107
±10V -104 -104 -105
1. 1 kHz input tone and -1 dBFS input amplitude

4
Total Harmonic Distoron plus noise (THD+N)
THD+N (dBc)1
Input Range (V) 54 kS/s
20 Hz to 22 kHz
108 kS/s
20 Hz to 45 kHz
192 kS/s
20 Hz to 42 kHz
±1V -96 -94 -95
±10V -96 -92 -95
1. 1 kHz input tone and -1 dBFS input amplitude
Intermodulaon Distoron
IMD (dBc)1,2
Input Range (V) Fs = 54 kS/s Fs = 108 kS/s Fs = 192 kS/s
±1V -103 -99 -99
±10V -105 -101 -101
1. CCIF 14 kHz + 15 kHz
2. -6 dBFS input amplitude for each tone
Crosstalk
Crosstalk (dBc)1,2
Input Range (V) 1 kHz 0.5 Fs
±1V, ±10V -100 -97
1. Shorted input
2. -1 dBFS input amplitude
Interchannel Gain Mismatch
Input Range (V) Gain Mismatch (dB)1
±1V, ±10V 0.1
1. 1 kHz input tone and -1 dBFS input amplitude
Interchannel Phase Mismatch
Input Range (V) Phase Mismatch (°)1
±1V, ±10V 1 khz 20 khz 86.4 khz
0.1 0.442 1.64
1. -1 dBFS input amplitude

5
10
2
10
3
10
4
10
5
−25
−20
−15
−10
−5
0
Magnitude Response
Frequency (Hz)
Magnitude (dB)
Figure 1-1: Analog Input Channel Bandwidth, -1dBFS 108kS/s
10
−1
10
0
10
1
−4.5
−4
−3.5
−3
−2.5
−2
−1.5
−1
−0.5
0
Frequency (Hz)
Magnitude (dB)
Response when AC coupling enabled
Figure 1-2: Analog Input Channel Bandwidth, -1dBFS 108kS/s

6
0 0.5 1 1.5 2 2.5
x 104
−160
−140
−120
−100
−80
−60
−40
−20
0
Frequency (Hz)
Magnitude (dB)
SFDR 54 kS/s (1V Input Range, −1 dBFS and 1 kHz Sine Wave Input)
Figure 1-3: Spurious Free Dynamic Range 54kS/s
0 0.5 1 1.5 2 2.5 3 3.5 4 4.5 5
x 10
4
−160
−140
−120
−100
−80
−60
−40
−20
0
Frequency (Hz)
Magnitude (dB)
SFDR 108 kS/s (1V Input Range, −1 dBFS and 1 kHz Sine Wave Input)
Figure 1-4: Spurious Free Dynamic Range 108kS/s

7
0 1 2 3 4 5 6 7 8 9
x 104
−160
−140
−120
−100
−80
−60
−40
−20
0
Frequency (Hz)
Magnitude (dB)
SFDR 192 kS/s (1V Input Range, −1 dBFS and 1 kHz Sine Wave Input)
Figure 1-5: Spurious Free Dynamic Range 192kS/s
1�3�2 Timebase
Sampling Clock
Sampling Clock Timebase Internal: onboard synthesizer (10 MHz, accuracy < ± 25ppm)
External: SSI
Delay Trigger Timebase PCIe clock (125 MHz)
Table 1-1: Timebase

8
1�3�3 Triggers
Trigger Source & Mode
Trigger source Soware, external digital trigger, analog trigger, and SSI
Trigger mode Post trigger and delay trigger
Table 1-2: Trigger Source & Mode
Digital Trigger Input
Sources Front panel SMB connector
Compability 3.3 V TTL, 5 V tolerant
Input high threshold 2.0 V
Input low threshold (VIL) 0.8 V
Maximum input overload -0.5 V to +5.5 V
Trigger polarity Rising or falling edge
Pulse width 20 ns minimum
Table 1-3: Digital Trigger Input
1�3�4 General Specifications
Physical
Physical dimensions 167.64W x 106.68H mm (6.53 x 4.16 in)
Bus
Bus interface PCI Express x 4
Environmental Tolerance
Operang Temperature: 0°C - 55°C
Relave humidity: 10% - 90%, non-condensing
Storage Temperature: -20°C - +80°C
Relave humidity: 10% - 90%, non-condensing
Calibraon
Onboard reference +5.000 V
Temperature coecient < 5.0 ppm/°C
Warm-up me 15 minutes
Power Consumpon
Power Rail Standby Current (mA) Full Load (mA)
+3.3 V 584 630
+12 V 904 1160

9
1.4 Schematics and I/O
All dimensions are in mm
100.36
59.05
176.42
Figure 1-6: PCIe-69529 Side View

10
The PCIe-69529 I/O array is labeled to indicate connecvity, as shown.
Figure 1-7: PCIe-69529 I/O Array

11
1.5 Software Support
JYTEK provides versale soware drivers and packages to suit various user approaches to
building a system. Aside from programming libraries, such as DLLs, for most Windows-based
systems, JYTEK also provides other drivers.
1�5�1 SDK
For customers who want to write their own programs, JYTEK provides the following soware
development kits.
• .NET driver for Windows, compable with various applicaon environments, such as
C#, VB.NET, VC.NET, VB/VC++, BCB, and Delphi
1�5�2 DSA-DASK
DSA-DASK includes device drivers and DLL for Windows XP/7/8. DLL is binary compable
across Windows XP/7/8. This means all applicaons developed with DSA-DASK are
compable with these Windows operang systems. The development environment may be
VB, VB.NET, VC++, BCB, and Delphi, or any Windows programming language that allows
calls to a DLL.

12
2 Getting Started
This chapter describes proper installaon environment, installaon procedures, package
contents and basic informaon users should be aware of regarding the PCIe-69529.
Diagrams and illustrated equipment are for reference only.
Actual system conguraon and specicaons may vary.
2�1 Package Contents
• PCIe-69529 dynamic signal acquision module
If any of these items are missing or damaged, contact JYTEK.
2.2 Installation Environment
When unpacking and preparing to install, please refer to Important Safety Instrucons.
Only install equipment in well-lit areas on at, sturdy surfaces with access to basic tools
such as at- and cross-head screwdrivers, preferably with magnec heads as screws and
standos are small and easily misplaced.
Recommended Installaon Tools
• Phillips (X-head) screwdriver
• Flat-head screwdriver
• An-stac wrist strap
• Anstac mat
JYTEK PCIe-69529 DSA modules are electrostacally sensive and can be easily damaged by
stac electricity. The module must be handled on a grounded an-stac mat. The operator
must wear an an-stac wristband, grounded at the same point as the an-stac mat.
Inspect the carton and packaging for damage. Shipping and handling could cause damage to
the equipment inside. Make sure that the equipment and its associated components have
no damage before installaon.
The equipment must be protected from stac discharge and physical shock.
Never remove any of the socketed parts except at a stac-free workstaon. Use
the an-stac bag shipped with the product to handle the equipment and wear a
grounded wrist strap when servicing.
Do not install or apply power to equipment that is damaged or missing
components. Retain the shipping carton and packing materials for inspecon.
Please contact your JYTEK immediately for assistance and obtain authorizaon
before returning any product.

13
2�3 Installing the Module
1. Turn o the computer.
2. Remove the top cover.
3. Select an available PCI express x4 slot and remove the bracket-retaining screw and
the bracket cover.
4. Line up the PCI express digizer with the PCI express slot on the backpanel. Slowly
push down on the top of the PCI express digizer unl its card-edge connector is
resng on the slot receptacle.
5. Install the bracket-retaining screw to secure the PCI express digizer to the back
panel rail.
6. Replace the computer cover.

14
3 Operations
This chapter contains informaon regarding analog input, triggering and ming for the PCIe-
69529.
3.1 Functional Block Diagram
CLK
Synthesizer
Reference &
Calibration
10 MHz
2-bit /12.288MHz
TRG IN
Board to Board Conn x2
ADC Ctrl
CH0
Quad
24bit ADC
ADC
ADC
ADC
ADC
ADC
ADC
ADC
ADC
CH1
CH2
CH3
CH4
CH5
CH6
CH7
PGA
PGA
2-bit / 12.288MHz
ADC Ctrl
IO
Control
DC-DC\
LDO
JFET
Buffer
OPAMP
3.3V
5V
12V
FPGA
ADC Control
Trigger Control
Data Processing
FIFO Interface
PCIe Controller
PCIe Gen1
x4
PCIe Gen1 x4 Slot
ADC
BUS
SSI Bus [0..7]
SSI_TIMEBASE
3.3V
5V
12V
Quad
24bit ADC
BUF
BUF
PGA
PGA
BUF
BUF
BUF
BUF
BUF
BUF
PGA
PGA
PGA
PGA
PGA
PGA
SSI
Connector
Digital
BUS
3�2 Analog Input Channel
3.2.1 Analog Input Front-End Configuration
24-bit ADC
JFET OPAMP
JFET OPAMP
330nF / 25V
CAL+
CAL-
IEPE-
1MR
1MR
330nF / 25V
SPST
SPST
IEPE+
49.9R
SPST
CARR
DATA
ADC Ctrl
SCK
Vref
Vref 10k
10k
10k
10k
Cal+
PGA
Signal Switch
X1
X10
Figure 3-1: Analog Input Architecture
Table of contents
Other JYTEK PCI Card manuals