Cyrix MediaGX Product guide

Data Book
Cyrix Corporation Confidential
October 29, 1998 - Revision 2.0
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ii Cyrix Corporation Confidential GXm_db_v2.0
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©1998 Copyright Cyrix Corporation. All rights reserved.
Printed in the United States of America
Cyrix is a registered trademark of Cyrix Corporation.
Cyrix Trademarks include: Cx5520, Display Compression Technology (DCT), MediaGX, XpressAUDIO,
XpressGRAPHICS, XpressRAM, Virtual System Architecture (VSA)
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2703 North Central Expressway
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GXm_db_v2.0 Cyrix Corporation Confidential Page iii
Introduction
MediaGX™ MMX™-Enhanced Processor
Integrated x86 Solution with MMX Support
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♦High Performance
- Processor speeds up to 300MHz
- Write-Back cache
- Memory management with Load Store and
Memory-Read Bypassing
- Six-stage integer pipeline
- XpressRAM™ and XpressGRAPHICS™
♦MediaGX™
MMX™-Enhanced Processor
- Processor Integrated Functions:
- Graphics Pipeline
- Memory Controller (SDRAM)
- Display Controller
- PCI Controller
- Interfaces with Cx5520 or Cx5530 I/O
Companion chip
- 320 SPGA or 352 BGA package
♦x86 Instruction Set with MMX Support
- Compatible with MMX Technology
- Runs Windows®95, Windows 3.x, Windows
NT, DOS, UNIX®, OS/2®, Solaris®, and others
The MediaGX™ MMX™-Enhanced Processor, in
combination with the Cx5520 or Cx5530 I/O
Companion chip provides advanced video and
audio functions and permits direct interface to
memory. This high-performance 64-bit processor is
x86 instruction set compatible and supports MMX
technology.
This processor is the latest member of the Cyrix
MediaGX family, offering high performance, fully
accelerated 2D graphics, a synchronous memory
interface and a PCI bus controller, all on a single
chip. As described in separate manuals, the
Cx5520 and Cx5530 I/O Companion chips enable
the full features of the MediaGX processor with
MMX support. These features include full VGA and
VESA video, 16-bit stereo sound, IDE interface,
ISA interface, SMM power management, and AT
compatibility logic. In addition, the newer Cx5530
provides an Ultra DMA/33 interface, MPEG2
assist, and is AC97 Version 2.0 compliant audio.
Internal Block Diagram
Write-Back Floating
Internal Bus Interface Unit
SDRAM Port Cx5520/Cx5530 PCI Bus
Integer
Integrated
Functions
Memory
(CRT/LCD TFT)
X-Bus
Cache Unit Mgmt Unit Unit Point Unit
Pipeline ControllerControllerController
Graphics Memory Display PCI
C-Bus

Page iv Cyrix Corporation Confidential GXm_db_v2.0
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GXm_db_v2.0 Cyrix Corporation Confidential v
Table of Contents
MediaGX™ MMX™-Enhanced Processor
Integrated x86 Solution with MMX Support

Table of Contents
1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1
1.1 Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .3
1.1.1 Integer Unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .4
1.1.2 Floating Point Unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .4
1.1.3 Write-Back Cache Unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .4
1.1.4 Memory Management Unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .5
1.1.5 Internal Bus Interface Unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .5
1.2 Integrated Functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .5
1.2.1 Graphics Accelerator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .5
1.2.2 Display Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .6
1.2.3 XpressRAM™ Memory Subsystem . . . . . . . . . . . . . . . . . . . . . . . . . .6
1.2.4 PCI Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .6
1.3 System Designs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .7
2 Signal Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .9
2.1 Pin Assignments . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
2.2 Signal Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
2.2.1 System Interface Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
2.2.2 PCI Interface Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
2.2.3 Memory Controller Interface Signals . . . . . . . . . . . . . . . . . . . . . . . . 28
2.2.4 Video Interface Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
2.2.5 Power, Ground, and No Connect Signals . . . . . . . . . . . . . . . . . . . . . 32
2.2.6 Cyrix Internal Test and Measurement Signals . . . . . . . . . . . . . . . . . . . . 33
2.3 Subsystem Signal Connections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
2.4 Power Planes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
3 Processor Programming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
3.1 Core Processor Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
3.2 Instruction Set Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
3.2.1 Lock Prefix . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41

vi Cyrix Corporation Confidential GXm_db_v2.0
Table of Contents
3.3 Register Sets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
3.3.1 Application Register Set . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
3.3.2 System Register Set . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
3.3.3 Model Specific Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64
3.3.4 Time Stamp Counter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64
3.4 Address Spaces . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65
3.4.1 I/O Address Space . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65
3.4.2 Memory Address Space . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66
3.5 Offset, Segment, and Paging Mechanisms . . . . . . . . . . . . . . . . . . . . . . . . . 66
3.6 Offset Mechanism . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67
3.7 Descriptors and Segment Mechanisms . . . . . . . . . . . . . . . . . . . . . . . . . . . 68
3.7.1 Real and Virtual 8086 Mode Segment Mechanisms . . . . . . . . . . . . . . . . . 68
3.7.2 Segment Mechanism in Protective Mode . . . . . . . . . . . . . . . . . . . . . . 69
3.7.3 GDTR and LDTR Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72
3.7.4 Descriptor Bit Structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73
3.7.5 Gate Descriptors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76
3.8 Multitasking and Task State Segments . . . . . . . . . . . . . . . . . . . . . . . . . . . 77
3.9 Paging Mechanism . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80
3.10 Interrupts and Exceptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82
3.10.1 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82
3.10.2 Exceptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83
3.10.3 Interrupt Vectors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83
3.10.4 Interrupt and Exception Priorities . . . . . . . . . . . . . . . . . . . . . . . . . . 85
3.10.5 Exceptions in Real Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86
3.10.6 Error Codes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86
3.11 System Management Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87
3.11.1 SMM Enhancements . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88
3.11.2 SMM Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88
3.11.3 The SMI# Pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89
3.11.4 SMM Configuration Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89
3.11.5 SMM Memory Space Header . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90
3.11.6 SMM Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92
3.11.7 SMM Memory Space . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93
3.11.8 SMI Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93
3.11.9 SMI Service Routine Execution . . . . . . . . . . . . . . . . . . . . . . . . . . . 94
3.12 Shutdown and Halt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97

GXm_db_v2.0 Cyrix Corporation Confidential vii
Table of Contents
3.13 Protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
3.13.1 Privilege Levels . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
3.13.2 I/O Privilege Levels . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98
3.13.3 Privilege Level Transfers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98
3.13.4 Initialization and Transition to Protected Mode . . . . . . . . . . . . . . . . . . . 99
3.14 Virtual 8086 Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
3.14.1 Memory Addressing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
3.14.2 Protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
3.14.3 Interrupt Handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
3.14.4 Entering and Leaving Virtual 8086 Mode . . . . . . . . . . . . . . . . . . . . . 100
3.15 Floating Point Unit Operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101
3.15.1 FPU (Floating Point Unit) Register Set . . . . . . . . . . . . . . . . . . . . . . 101
3.15.2 FPU Tag Word Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101
3.15.3 FPU Status Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101
3.15.4 FPU Mode Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101
4 Integrated Functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103
4.1 Integrated Functions Programming Interface . . . . . . . . . . . . . . . . . . . . . . . 104
4.1.1 Graphics Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104
4.1.2 Control Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106
4.1.3 Graphics Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106
4.1.4 L1 Cache Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
4.1.5 Display Driver Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110
4.1.6 CPU_READ/CPU_WRITE Instructions . . . . . . . . . . . . . . . . . . . . . . 111
4.2 Internal Bus Interface Unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112
4.2.1 FPU Error Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112
4.2.2 A20M Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112
4.2.3 SMI Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112
4.2.4 640KB to 1MB Region . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112
4.2.5 Internal Bus Interface Unit Registers . . . . . . . . . . . . . . . . . . . . . . . 113
4.3 Memory Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 116
4.3.1 Memory Array Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117
4.3.2 Memory Organizations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118
4.3.3 SDRAM Commands . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119
4.3.4 Memory Controller Register Description . . . . . . . . . . . . . . . . . . . . . . 121
4.3.5 Address Translation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 127
4.3.6 Memory Cycles . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130
4.3.7 SDRAM Interface Clocking . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133

viii Cyrix Corporation Confidential GXm_db_v2.0
Table of Contents
4.4 Graphics Pipeline . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135
4.4.1 BitBLT/Vector Engine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135
4.4.2 Master/Slave Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136
4.4.3 Pattern Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136
4.4.4 Source Expansion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138
4.4.5 Raster Operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138
4.4.6 Graphics Pipeline Register Descriptions . . . . . . . . . . . . . . . . . . . . . . 139
4.5 Display Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145
4.5.1 Display FIFO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 146
4.5.2 Compression Technology . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 146
4.5.3 Motion Video Acceleration Support . . . . . . . . . . . . . . . . . . . . . . . . 147
4.5.4 Hardware Cursor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147
4.5.5 Display Timing Generator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 148
4.5.6 Dither and Frame-Rate Modulation . . . . . . . . . . . . . . . . . . . . . . . . 148
4.5.7 Display Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 148
4.5.8 Graphics Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152
4.5.9 Display Controller Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154
4.5.10 Memory Organization Registers . . . . . . . . . . . . . . . . . . . . . . . . . . 164
4.5.11 Timing Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 167
4.5.12 Cursor Position Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 171
4.5.13 Color Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 173
4.5.14 Palette Access Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174
4.5.15 Cx5520/Cx5530 Display Controller Interface . . . . . . . . . . . . . . . . . . . 176
4.6 PCI Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 178
4.6.1 X-Bus PCI Slave . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 178
4.6.2 X-Bus PCI Master . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 178
4.6.3 PCI Arbiter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 178
4.6.4 Generating Configuration Cycles . . . . . . . . . . . . . . . . . . . . . . . . . 178
4.6.5 Generating Special Cycles . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 178
4.6.6 PCI Configuration Space Control Registers . . . . . . . . . . . . . . . . . . . . 179
4.6.7 PCI Configuration Space Registers . . . . . . . . . . . . . . . . . . . . . . . . 180
4.6.8 PCI Cycles . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185
5 Virtual Subsystem Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 189
5.1 Virtual VGA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190
5.1.1 Traditional VGA Hardware . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190

GXm_db_v2.0 Cyrix Corporation Confidential ix
Table of Contents
5.2 MediaGX™ Virtual VGA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193
5.2.1 Datapath Elements . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193
5.2.2 Video Refresh . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 194
5.2.3 MediaGX VGA Hardware . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 195
5.2.4 VGA Video BIOS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 199
5.2.5 Virtual VGA Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . 199
6 Power Management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 201
6.1 APM Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 201
6.2 CPU Suspend Command Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . 202
6.3 Suspend Modulation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 202
6.4 3-Volt Suspend Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203
6.5 Suspend Mode and Bus Cycles . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 204
6.5.1 Initiating Suspend with SUSP# . . . . . . . . . . . . . . . . . . . . . . . . . . 204
6.5.2 Initiating Suspend with HALT . . . . . . . . . . . . . . . . . . . . . . . . . . . 205
6.5.3 Responding to a PCI Access During Suspend Mode . . . . . . . . . . . . . . . 206
6.5.4 Stopping the Input Clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 207
6.6 MediaGX Processor Serial Bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208
6.6.1 Serial Packet Transmission . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208
6.7 Power Management Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209
7 Electrical Specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 213
7.1 Part Numbers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 213
7.2 Electrical Connections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 213
7.2.1 Power/Ground Connections and Decoupling . . . . . . . . . . . . . . . . . . . 213
7.2.2 Power Sequencing the Core and I/O Voltages . . . . . . . . . . . . . . . . . . 213
7.2.3 NC-Designated Pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 213
7.2.4 Pull-Up and Pull-Down Resistors . . . . . . . . . . . . . . . . . . . . . . . . . 214
7.2.5 Unused Input Pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 214
7.3 Absolute Maximum Ratings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 215
7.4 Recommended Operating Conditions . . . . . . . . . . . . . . . . . . . . . . . . . . 216
7.5 DC Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217
7.6 AC Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 218
8 Package Specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 227
8.1 Thermal Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 227
8.2 Mechanical Package Outlines . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 229

x Cyrix Corporation Confidential GXm_db_v2.0
Table of Contents
9 Instruction Set . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 233
9.1 General Instruction Set Format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 234
9.1.1 Prefix (Optional) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235
9.1.2 Opcode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235
9.1.3 mod and r/m Byte (Memory Addressing) . . . . . . . . . . . . . . . . . . . . . 237
9.1.4 reg Field . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 238
9.1.5 s-i-b Byte (Scale, Indexing, Base) . . . . . . . . . . . . . . . . . . . . . . . . . 239
9.2 CPUID Instruction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 240
9.2.1 Standard CPUID Levels . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 241
9.2.2 Extended CPUID Levels . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243
9.3 Processor Core Instruction Set . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 245
9.4 FPU Instruction Set . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 260
9.5 MMX™ Instruction Set . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 266
9.6 Cyrix Extended MMX™ Instruction Set . . . . . . . . . . . . . . . . . . . . . . . . . . 272
Appendix A Support Documentation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 275
A.1 Order Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 275
A.2 Data Book Revision History . . . . . . . . . . . . . . . . . . . . . . . . . . . . 276