AMD Elan SC520 User manual

Élan™SC520 Microcontroller
User’s Manual
Order #22004A

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Élan™SC520 Microcontroller User’s Manual iii
IF YOU HAVE QUESTIONS, WE’RE HERE TO HELP YOU.
The AMD customer service network includes U.S. offices, international offices, and a
customer training center. Expert technical assistance is available from the AMD worldwide
staff of field application engineers and factory support staffto answer E86™familyhardware
and software development questions.
Frequently accessed numbers are listed below. Additional contact information is listed on
the back of this manual. AMD’s WWW site lists the latest phone numbers.
Technical Support
Answers to technical questions are available online, through e-mail, and by telephone.
Go to AMD’s home page at www.amd.com and follow the Service link for the latest AMD
technical support phone numbers, software, and Frequently Asked Questions.
For technical support questions on all E86 products, send e-mail to
[email protected](intheUSandCanada)or[email protected]om (inEuropeand
the UK).
You can also call the AMD Corporate Applications Hotline at:
[phone] Toll-free for U.S. and Canada
44-(0) 1276-803-299 U.K. and Europe hotline
WWW Support
For specific information on E86 products, access the AMD home page at www.amd.com
and follow the Embedded Processors link. These pages provide information on upcoming
productreleases,overviewsofexistingproducts,informationonproductsupportandtools,
and a listof technical documentation. Support tools include online benchmarkingtools and
CodeKit software—tested source code example applications. Many of the technical
documents are available online in PDF form.
Questions, requests, and input concerning AMD’s WWW pages can be sent via e-mail to
[email protected].
Documentation and Literature Support
Data books, user’s manuals, data sheets, application notes, and product CDs are free with
asimplephonecall.Internationally,contactyourlocalAMDsalesofficeforproductliterature.
To order literature, call:
[phone] Toll-free for U.S. and Canada
[phone] Direct dial worldwide
[phone] Fax
Third-Party Support
AMDFusionE86SM programpartnersprovideanarrayofproductsdesignedtomeetcriticaltime-
to-market needs. Products and solutions available include emulators, hardware and software
debuggers, board-level products, and software development tools, among others. The WWW
site and the
E86™ Family Products Development Tools CD , order# 21058, describe these
solutions. In addition, mature development tools and applications for the x86 platform are
widely available in the general marketplace.

iv Élan™SC520 Microcontroller User’s Manual

Élan™SC520 Microcontroller User’s Manual v
TABLE OF CONTENTS
PREFACE INTRODUCTION xxiii
Élan™SC520 Microcontroller. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . xxiii
Purpose of this Manual . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . xxiii
Intended Audience . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . xxiii
Overview of this Manual . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . xxiii
Related Documents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . xxiv
AMD Documentation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . xxiv
Additional Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .xxv
Documentation Conventions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .xxv
CHAPTER 1 ARCHITECTURAL OVERVIEW 1-1
1.1 ÉlanSC520 Microcontroller. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1-1
1.1.1 Distinctive Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1-1
1.2 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1-2
1.3 Architectural Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1-4
1.3.1 Industry-Standard x86 Architecture . . . . . . . . . . . . . . . . . . . . . . .1-4
1.3.2 AMDebug™ Technology for Advanced Debugging . . . . . . . . . . .1-4
1.3.3 Industry-Standard PCI Bus Interface. . . . . . . . . . . . . . . . . . . . . . .1-5
1.3.4 High-Performance SDRAM Controller . . . . . . . . . . . . . . . . . . . . .1-5
1.3.5 ROM/Flash Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1-5
1.3.6 Flexible Address-Mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1-5
1.3.7 Easy-to-Use General-Purpose (GP) Bus Interface . . . . . . . . . . . .1-6
1.3.8 Clock Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1-6
1.3.9 Integrated Peripherals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1-7
1.3.10 JTAG Boundary Scan Test Interface . . . . . . . . . . . . . . . . . . . . . .1-7
1.3.11 System Testing and Debugging Features . . . . . . . . . . . . . . . . . . .1-8
1.4 Applications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1-8
1.4.1 Smart Residential Gateway . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1-8
1.4.2 Thin Client . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1-8
1.4.3 Digital Set Top Box . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1-9
1.4.4 Telephone Line Concentrator . . . . . . . . . . . . . . . . . . . . . . . . . . . .1-9
CHAPTER 2 PIN INFORMATION 2-1
2.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2-1
2.2 Logic Symbols . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2-1
2.3 Signal Descriptions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2-4
CHAPTER 3 SYSTEM INITIALIZATION 3-1
3.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .3-1
3.1.1 Native Embedded Initialization Sequence . . . . . . . . . . . . . . . . . .3-1
3.1.2 BIOS Initialization Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . .3-3
3.1.3 Memory-Mapped Configuration Region (MMCR) . . . . . . . . . . . . .3-3
3.1.4 Reset Event . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .3-4
3.1.5 Reset Vector and Reset Segment . . . . . . . . . . . . . . . . . . . . . . . .3-5
3.2 Configuring the SDRAM Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .3-6
3.3 Identifying the CPU Core . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .3-7
3.4 Setting the CPU Speed . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .3-7
3.5 Configuring External GP Bus Devices . . . . . . . . . . . . . . . . . . . . . . . . . . . .3-7
3.6 Configuring the Pin Multiplexing. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .3-8
3.7 Configuring the Programmable Address Region (PAR) Registers. . . . . . .3-8
3.7.1 Specifying Pages and Regions . . . . . . . . . . . . . . . . . . . . . . . . . . .3-9

Table of Contents
vi Élan™SC520 Microcontroller User’s Manual
3.7.2 Address Region Attributes. . . . . . . . . . . . . . . . . . . . . . . . . . . . . .3-12
3.7.2.1 Write-Protect Attribute . . . . . . . . . . . . . . . . . . . . . . . . .3-12
3.7.2.2 Cacheability Control Attribute . . . . . . . . . . . . . . . . . . .3-12
3.7.2.3 Code Execution Attribute. . . . . . . . . . . . . . . . . . . . . . .3-12
3.7.2.4 Performance Considerations . . . . . . . . . . . . . . . . . . . .3-12
3.7.3 PAR Register Priority. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .3-13
3.7.4 External GP Bus Devices . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .3-13
3.7.4.1 Single Device (an A/D Converter) Using
One Chip Select. . . . . . . . . . . . . . . . . . . . . . . . . . . . . .3-14
3.7.4.2 Single Device That Performs Its Own Decode. . . . . . .3-14
3.7.4.3 Multiple Devices On One Chip Select . . . . . . . . . . . . .3-14
3.7.5 PCI Bus Devices . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .3-15
3.7.5.1 VGA Controller on the PCI Bus . . . . . . . . . . . . . . . . . .3-15
3.7.5.2 Network Adapter for Remote Program Loading. . . . . .3-16
3.7.6 External ROM Devices . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .3-17
3.7.6.1 Boot ROM Device Mapping for BIOS Shadowing . . . .3-17
3.7.6.2 Two Banks of Flash for an Execute-In-Place (XIP)
Operating System . . . . . . . . . . . . . . . . . . . . . . . . . . . .3-17
3.7.7 SDRAM Regions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .3-18
3.7.7.1 Setting Up DMA Buffers. . . . . . . . . . . . . . . . . . . . . . . .3-18
3.7.7.2 Write-Protected Code Segments . . . . . . . . . . . . . . . . .3-18
3.8 Configuring the Interrupt Mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .3-19
3.8.1 Edge-Sensitive or Level-Triggered Interrupts . . . . . . . . . . . . . . .3-19
3.8.2 Interrupt Mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .3-19
3.8.3 Interrupt Polarity . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .3-20
3.9 Configuring the Programmable I/O Pins. . . . . . . . . . . . . . . . . . . . . . . . . .3-20
3.10 Configuring the PCI Host Bridge and Arbitration . . . . . . . . . . . . . . . . . . .3-20
3.11 Disabling Internal Peripherals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .3-21
CHAPTER 4 SYSTEM ADDRESS MAPPING 4-1
4.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .4-1
4.2 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .4-2
4.3 Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .4-3
4.3.1 Programming External Memory, Buses, and Chip Selects . . . . . .4-4
4.3.2 Programmable Address Region (PAR) Registers . . . . . . . . . . . . .4-5
4.3.3 Memory Space . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .4-7
4.3.3.1 SDRAM Space. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .4-8
4.3.3.2 ROM/Flash Space . . . . . . . . . . . . . . . . . . . . . . . . . . . . .4-8
4.3.3.3 GP Bus Memory Space . . . . . . . . . . . . . . . . . . . . . . . . .4-9
4.3.3.4 PCI Bus Memory Space. . . . . . . . . . . . . . . . . . . . . . . . .4-9
4.3.3.5 Memory-Mapped Configuration Region (MMCR)
Registers Space. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .4-9
4.3.4 I/O Space . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .4-10
4.3.4.1 Configuration Base Address (CBAR) Register . . . . . . 4-11
4.3.4.2 PCI Configuration Space . . . . . . . . . . . . . . . . . . . . . . . 4-11
4.3.4.3 PCI I/O Space . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .4-12
4.3.4.4 PC/AT-Compatible I/O Peripherals Region . . . . . . . . .4-12
4.3.4.5 GP Bus I/O Region . . . . . . . . . . . . . . . . . . . . . . . . . . .4-14
4.3.5 Configuration Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .4-14
4.3.5.1 Configuring ROM/Flash Space . . . . . . . . . . . . . . . . . .4-14
4.3.5.2 Configuring SDRAM Address Space . . . . . . . . . . . . . .4-14
4.3.5.3 Configuring GP Bus Peripheral Space. . . . . . . . . . . . .4-15
4.3.5.4 Configuring the ÉlanSC520 Microcontroller
for Windows® Compatibility. . . . . . . . . . . . . . . . . . . . .4-16
4.3.5.5 Configuring PCI Bus Devices. . . . . . . . . . . . . . . . . . . .4-17
4.3.6 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .4-17
4.3.7 Software Considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .4-17
4.4 Initialization. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .4-20

Table of Contents
Élan™SC520 Microcontroller User’s Manual vii
CHAPTER 5 CLOCK GENERATION AND CONTROL 5-1
5.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .5-1
5.2 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .5-2
5.3 System Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .5-3
5.3.1 Clock Pin Loading . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .5-4
5.3.2 Selecting a Crystal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .5-4
5.3.2.1 Running the ÉlanSC520 Microcontroller
at 33.333 MHz . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .5-5
5.3.3 Bypassing Internal Oscillators . . . . . . . . . . . . . . . . . . . . . . . . . . .5-5
5.4 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .5-6
5.5 Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .5-7
5.5.1 Internal Clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .5-7
5.5.1.1 CPU . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .5-7
5.5.1.2 PCI Bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .5-7
5.5.1.3 SDRAM Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . .5-7
5.5.1.4 ROM/Flash Interface . . . . . . . . . . . . . . . . . . . . . . . . . . .5-7
5.5.1.5 GP Bus. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .5-7
5.5.1.6 GP-DMA Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . .5-8
5.5.1.7 Programmable Interval Timer. . . . . . . . . . . . . . . . . . . . .5-8
5.5.1.8 General-Purpose Timers . . . . . . . . . . . . . . . . . . . . . . . .5-8
5.5.1.9 Software Timer. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .5-8
5.5.1.10 Watchdog Timer. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .5-8
5.5.1.11 Real-Time Clock. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .5-8
5.5.1.12 UART Serial Ports . . . . . . . . . . . . . . . . . . . . . . . . . . . . .5-8
5.5.1.13 Synchronous Serial Interface. . . . . . . . . . . . . . . . . . . . .5-8
5.5.2 Using the CLKTIMER[CLKTEST] Pin . . . . . . . . . . . . . . . . . . . . . .5-9
5.6 Initialization. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .5-9
CHAPTER 6 RESET GENERATION 6-1
6.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .6-1
6.2 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .6-1
6.3 System Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .6-2
6.4 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .6-3
6.5 Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .6-3
6.5.1 System Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .6-4
6.5.2 System Reset with SDRAM Retention . . . . . . . . . . . . . . . . . . . . .6-6
6.5.3 Soft CPU Reset. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .6-7
6.5.4 GP Bus Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .6-7
6.5.5 PCI Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .6-7
6.5.6 RTC Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .6-7
6.5.7 Determining Reset Sources. . . . . . . . . . . . . . . . . . . . . . . . . . . . . .6-8
6.5.8 CPU A20 Gate Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .6-8
6.5.9 Clocking Considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .6-8
6.5.10 Software Considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .6-8
6.5.11 Latency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .6-9
6.6 Initialization. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .6-9

Table of Contents
viii Élan™SC520 Microcontroller User’s Manual
CHAPTER 7 Am5X86®CPU 7-1
7.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .7-1
7.2 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .7-1
7.3 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .7-1
7.4 Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .7-3
7.4.1 Floating Point Unit (FPU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .7-3
7.4.2 Cache Memory Management . . . . . . . . . . . . . . . . . . . . . . . . . . . .7-4
7.4.3 Clocking Considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .7-4
7.4.4 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .7-5
7.4.5 Latency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .7-5
7.5 Initialization. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .7-5
7.5.1 Hard CPU Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .7-5
7.5.2 Soft CPU Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .7-5
CHAPTER 8 SYSTEM ARBITRATION 8-1
8.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .8-1
8.2 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .8-1
8.3 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .8-2
8.4 Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .8-3
8.4.1 Operating Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .8-3
8.4.1.1 Nonconcurrent Arbitration Mode . . . . . . . . . . . . . . . . . .8-3
8.4.1.2 Concurrent Arbitration Mode . . . . . . . . . . . . . . . . . . . . .8-4
8.4.2 CPU Bus Arbiter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .8-5
8.4.2.1 CPU Arbitration Protocol . . . . . . . . . . . . . . . . . . . . . . . .8-5
8.4.2.2 CPU Cache Snooping . . . . . . . . . . . . . . . . . . . . . . . . . .8-6
8.4.2.3 Accessing the PCI Host Bridge Target. . . . . . . . . . . . . .8-6
8.4.2.4 GP Bus DMA Arbitration . . . . . . . . . . . . . . . . . . . . . . . .8-7
8.4.2.5 Arbitration During Clock Speed Changes . . . . . . . . . . .8-7
8.4.3 PCI Bus Arbiter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .8-7
8.4.3.1 PCI Bus Arbitration Protocol . . . . . . . . . . . . . . . . . . . . .8-8
8.4.3.2 Bus Parking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .8-10
8.4.3.3 Rearbitration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .8-10
8.4.4 Bus Cycles . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-11
8.4.4.1 CPU Bus Arbitration. . . . . . . . . . . . . . . . . . . . . . . . . . . 8-11
8.4.4.2 CPU Bus Cache Write-Back . . . . . . . . . . . . . . . . . . . .8-12
8.4.4.3 CPU-to-PCI Cycle . . . . . . . . . . . . . . . . . . . . . . . . . . . .8-14
8.4.4.4 PCI Bus Arbitration . . . . . . . . . . . . . . . . . . . . . . . . . . .8-15
8.4.4.5 PCI Bus Arbitration Parking . . . . . . . . . . . . . . . . . . . . .8-16
8.4.4.6 Nonconcurrent Mode Arbitration . . . . . . . . . . . . . . . . .8-18
8.4.5 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .8-19
8.4.6 Software Considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .8-19
8.4.7 Latency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .8-20
8.4.7.1 Simple Rotating Priority Latency . . . . . . . . . . . . . . . . .8-20
8.4.7.2 High-Priority Queue Latency . . . . . . . . . . . . . . . . . . . .8-21
8.4.7.3 Low-Priority Queue Latency. . . . . . . . . . . . . . . . . . . . .8-21
8.4.7.4 CPU Latency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .8-21
8.4.7.5 Nonconcurrent Arbitration Mode Latency . . . . . . . . . .8-21
8.4.7.6 Concurrent Arbitration Mode Latency . . . . . . . . . . . . .8-22
8.4.7.7 Concurrent Arbitration Mode Bus Parking Latency . . .8-22
8.5 Initialization. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .8-22
CHAPTER 9 PCI BUS HOST BRIDGE 9-1
9.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .9-1
9.2 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .9-1
9.3 System Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .9-2
9.3.1 PCI Clocking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .9-5
9.3.1.1 Running the ÉlanSC520 Microcontroller
at 33.333 MHz . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .9-6

Table of Contents
Élan™SC520 Microcontroller User’s Manual ix
9.4 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .9-7
9.5 Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .9-8
9.5.1 Unsupported PCI Bus Functions . . . . . . . . . . . . . . . . . . . . . . . . .9-8
9.5.1.1 Unsupported PCI Bus Configuration Registers . . . . . . .9-9
9.5.2 Configuration Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .9-9
9.5.2.1 Generating PCI Bus Configuration Cycles. . . . . . . . . .9-10
9.5.3 ÉlanSC520 Microcontroller’s Host Bridge as PCI Bus Master . . .9-11
9.5.3.1 Write Posting . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-11
9.5.3.2 Read Cycles. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .9-12
9.5.3.3 Delayed Transaction Support. . . . . . . . . . . . . . . . . . . .9-12
9.5.3.4 Host Bridge Master Bus Cycles. . . . . . . . . . . . . . . . . .9-12
9.5.4 ÉlanSC520 Microcontroller’s Host Bridge as PCI Bus Target . .9-18
9.5.4.1 PCI Host Bridge Target Address Space. . . . . . . . . . . .9-18
9.5.4.2 PCI Bus Command Support. . . . . . . . . . . . . . . . . . . . .9-19
9.5.4.3 DEVSEL Timing. . . . . . . . . . . . . . . . . . . . . . . . . . . . . .9-19
9.5.4.4 Delayed Transaction Support. . . . . . . . . . . . . . . . . . . .9-19
9.5.4.5 Address FIFO. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .9-20
9.5.4.6 PCI Host Bridge FIFOs and Prefetching . . . . . . . . . . .9-20
9.5.4.7 Burst Ordering . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .9-21
9.5.4.8 Maintaining Data Coherency . . . . . . . . . . . . . . . . . . . .9-21
9.5.4.9 PCI Host Bridge Target Bus Cycles. . . . . . . . . . . . . . .9-22
9.5.5 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .9-27
9.5.6 Latency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .9-28
9.5.6.1 Master Latency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .9-28
9.5.6.2 Target Latency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .9-28
9.6 Initialization. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .9-29
CHAPTER 10 SDRAM CONTROLLER 10-1
10.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10-1
10.2 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10-1
10.3 System Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10-1
10.3.1 SDRAM Pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10-5
10.3.2 SDRAM Clocking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10-6
10.3.3 SDRAM Loading . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10-8
10.4 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10-10
10.5 Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-11
10.5.1 SDRAM Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-11
10.5.2 SDRAM Addressing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10-12
10.5.2.1 Supported SDRAM Devices. . . . . . . . . . . . . . . . . . . .10-13
10.5.2.2 Page Size. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10-16
10.5.3 Error Correction Code (ECC) . . . . . . . . . . . . . . . . . . . . . . . . . .10-16
10.5.4 Buffering . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10-17
10.5.5 SDRAM Control Configuration . . . . . . . . . . . . . . . . . . . . . . . . .10-18
10.5.5.1 Refresh Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10-18
10.5.5.2 Drive-Strength Selection . . . . . . . . . . . . . . . . . . . . . .10-19
10.5.5.3 Write Buffer Test Mode. . . . . . . . . . . . . . . . . . . . . . . .10-19
10.5.5.4 Operation Mode Select . . . . . . . . . . . . . . . . . . . . . . .10-20
10.5.6 SDRAM Timing Configuration . . . . . . . . . . . . . . . . . . . . . . . . .10-20
10.5.6.1 CAS Latency (CL) . . . . . . . . . . . . . . . . . . . . . . . . . . .10-20
10.5.6.2 RAS Precharge (TRP) . . . . . . . . . . . . . . . . . . . . . . . .10-21
10.5.6.3 RAS-to-CAS Delay (TRCD). . . . . . . . . . . . . . . . . . . . .10-21
10.5.6.4 RAS-to-RAS or Auto-Refresh-to-RAS (TRC) . . . . . . .10-21
10.5.6.5 Minimum RAS (TRAS) . . . . . . . . . . . . . . . . . . . . . . . .10-22
10.5.7 Bus Cycles . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10-22
10.5.7.1 SDRAM Burst Read Cycle. . . . . . . . . . . . . . . . . . . . .10-22
10.5.7.2 SDRAM Write Cycle. . . . . . . . . . . . . . . . . . . . . . . . . .10-23
10.5.7.3 ECC SDRAM Cycles . . . . . . . . . . . . . . . . . . . . . . . . .10-24
10.5.7.4 SDRAM Auto Refresh Cycle . . . . . . . . . . . . . . . . . . .10-26

Table of Contents
xÉlan™SC520 Microcontroller User’s Manual
10.5.7.5 SDRAM Mode Register Access Cycles . . . . . . . . . . .10-27
10.5.8 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10-27
10.5.9 Software Considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10-28
10.5.9.1 ECC Errors. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10-28
10.5.9.2 Buffer Disabling During SDRAM Configuration . . . . .10-28
10.5.9.3 Write Protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10-28
10.5.10 Latency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10-28
10.6 Initialization. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10-29
10.6.1 Programmable Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10-29
10.6.2 SDRAM Device Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . .10-30
10.6.2.1 Operation Mode Select . . . . . . . . . . . . . . . . . . . . . . .10-30
10.6.2.2 NOP Command . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10-31
10.6.2.3 Precharge Command. . . . . . . . . . . . . . . . . . . . . . . . .10-31
10.6.2.4 Auto Refresh Command . . . . . . . . . . . . . . . . . . . . . .10-31
10.6.2.5 Mode Register Programming. . . . . . . . . . . . . . . . . . .10-31
10.6.3 Boot Process . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10-32
10.6.4 SDRAM Sizing Algorithm . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10-32
10.6.4.1 Determining the Number of Columns for
an External Bank . . . . . . . . . . . . . . . . . . . . . . . . . . . .10-33
10.6.4.2 Determining the Number of Internal Banks . . . . . . . .10-34
10.6.4.3 Determining the True External Bank Ending Address .10-35
CHAPTER 11 WRITE BUFFER AND READ BUFFER 11-1
11.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-1
11.2 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-2
11.3 System Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-3
11.4 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-4
11.5 Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-4
11.5.1 Write Buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-5
11.5.1.1 Write Buffer Disabled. . . . . . . . . . . . . . . . . . . . . . . . . . 11-5
11.5.1.2 Write Buffer Enabled . . . . . . . . . . . . . . . . . . . . . . . . . . 11-5
11.5.1.3 Write Buffer Watermark . . . . . . . . . . . . . . . . . . . . . . . . 11-9
11.5.2 Read Buffer and the Read-Ahead Feature . . . . . . . . . . . . . . . . 11-10
11.5.2.1 Read-Ahead Feature Disabled . . . . . . . . . . . . . . . . . 11-10
11.5.2.2 Read-Ahead Feature Enabled . . . . . . . . . . . . . . . . . . 11-10
11.5.3 DMA Considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-11
11.5.4 PCI Considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-12
11.5.4.1 Write Cycles. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-12
11.5.4.2 Read Cycles. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-12
11.5.5 Software Considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-13
11.5.6 SDRAM Bandwidth Improvements . . . . . . . . . . . . . . . . . . . . . . 11-13
11.6 Initialization. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-15
CHAPTER 12 ROM/FLASH CONTROLLER 12-1
12.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .12-1
12.2 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .12-2
12.3 System Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .12-2
12.3.1 Voltage Isolation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .12-3
12.4 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .12-5
12.5 Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .12-5
12.5.1 ROM Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .12-5
12.5.1.1 Supported Device Types . . . . . . . . . . . . . . . . . . . . . . .12-6
12.5.2 ROM Control and Timing Configuration . . . . . . . . . . . . . . . . . . .12-7
12.5.2.1 ROM Location . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .12-7
12.5.2.2 ROM Width . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .12-7
12.5.2.3 Operating Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . .12-7
12.5.2.4 Access Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .12-8