JYTEK PCIe-69814 Series User manual

PCIe-69814
4-CH 12-Bit 80MS/s Digitizer
PCIe-69814/PCIe-69814P
User’s Manual
Manual Rev.: 1.00
Revision Date: JUL. 13, 2016

I
Getting Service
Contact us should you require any service or assistance.
SHANGHAI JYTEK Co., Ltd.
Web site: hp://www.jytek.com
Address: 300 Fang Chun Rd., Zhangjiang Hi-Tech Park, Pudong New Area, Shanghai, 201203
China
Tel: +86-21-5047-5899
Fax: +86-21-5047-5899
Email: [email protected]
Addional informaon, aids, and ps that help users perform tasks
Informaon to prevent minor physical injury, component damage, data loss,
and/or program corrupon when trying to complete a task.
Informaon to prevent serious physical injury, component damage, data loss,and/
or program corrupon when trying to complete a specic task.

II
Table of Contents
Geng Service �������������������������������������������������������������������������������������������������� I
1 Introducon������������������������������������������������������������������������������������������������ 1
1�1 Features ��������������������������������������������������������������������������������������������� 1
1.2 Applicaons ��������������������������������������������������������������������������������������� 1
1.3 Specicaons ������������������������������������������������������������������������������������� 2
1�3�1 Analog Input ��������������������������������������������������������������������������� 2
1�3�2 Timebase �������������������������������������������������������������������������������� 4
1�3�3 Triggers ����������������������������������������������������������������������������������� 4
1.3.4 General Specicaons ������������������������������������������������������������� 4
1.4 Soware Support ������������������������������������������������������������������������������� 5
1�4�1 WD-DASK �������������������������������������������������������������������������������� 5
1�5 Device Layout and I/O Array��������������������������������������������������������������� 6
2 Geng Started�������������������������������������������������������������������������������������������� 9
2.1 Installaon Environment �������������������������������������������������������������������� 9
2�2 Installing the Module ������������������������������������������������������������������������10
3 Operaons �������������������������������������������������������������������������������������������������11
3.1 Funconal Block Diagram ������������������������������������������������������������������11
3�2 Analog Input Channel������������������������������������������������������������������������11
3.2.1 Analog Input Front-End Conguraon ������������������������������������11
3�2�2 Input Range and Data Format�������������������������������������������������12
3�2�3 DMA Data Transfer�����������������������������������������������������������������12
3�2�4 Synchronous Digital Input ������������������������������������������������������14
3�3 Trigger Source and Trigger Modes������������������������������������������������������15
3.3.1 Soware Trigger���������������������������������������������������������������������15
3.3.2 External Digital Trigger �����������������������������������������������������������16
3�3�3 Analog Trigger ������������������������������������������������������������������������16
3�4 Trigger Modes �����������������������������������������������������������������������������������17
3�4�1 Post Trigger Mode ������������������������������������������������������������������17
3�4�2 Delayed Trigger Mode ������������������������������������������������������������17
3�4�3 Pre-Trigger Mode �������������������������������������������������������������������18
3�4�4 Middle Trigger Mode��������������������������������������������������������������18
3.4.5 Acquision with Re-Triggering������������������������������������������������18
3�5 Timebase�������������������������������������������������������������������������������������������20
3.5.1 Internal Sampling Clock����������������������������������������������������������20
3.5.2 External Reference Clock (PCIe-69814P only)��������������������������20
3.5.3 External Sampling Clock ���������������������������������������������������������20
3�6 ADC Timing Control ���������������������������������������������������������������������������21
3�6�1 Timebase Architecture �����������������������������������������������������������21
3.6.2 Basic Acquision Timing���������������������������������������������������������21
3.7 Synchronizing Mulple Modules �������������������������������������������������������23

III
3.7.1 Card Number Conguraon����������������������������������������������������24
3�7�2 SSI_TRIG���������������������������������������������������������������������������������25
3�8 SDI ����������������������������������������������������������������������������������������������������25
3.9 Mul-boot�����������������������������������������������������������������������������������������26
Appendix A Calibraon �����������������������������������������������������������������������������������27
A.1 Calibraon Constant �������������������������������������������������������������������������27
A.2 Auto-Calibraon �������������������������������������������������������������������������������27
Important Safety Instrucons ��������������������������������������������������������������������������28

IV
List of Tables
Table 1-1: Channel Characteriscs�������������������������������������������������������������������� 3
Table 1-2: PCIe-69814 I/O Array Legend ����������������������������������������������������������� 8
Table 3-1: Input Range and Data Format ���������������������������������������������������������12
Table 3-2: Input Range FSR and –FSR Values����������������������������������������������������12
Table 3-3: Input Range Midscale Values ����������������������������������������������������������12
Table 3-4: Counter Parameters and Descripon ����������������������������������������������22
Table 3-5: SSI Signal Locaon and Pin Denion ���������������������������������������������23
Table 3-6: Card Number Conguraon Sengs�����������������������������������������������25
Table 3-7: SDI Input vs� Data ���������������������������������������������������������������������������25

V
List of Figures
Figure 1-1: Analog Input Channel Bandwidth, ±0.2 Vpp ������������������������������������ 3
Figure 1-2: PCIe-69814 Schemac ��������������������������������������������������������������������� 6
Figure 1-3: PCIe-69814 I/O Array����������������������������������������������������������������������� 7
Figure 3-1: Analog Input Architecture ��������������������������������������������������������������11
Figure 3-2: Linked List of PCI Address DMA Descriptors������������������������������������13
Figure 3-3: Synchronous Digital Input Operaons ��������������������������������������������14
Figure 3-4: Trigger Architecture������������������������������������������������������������������������15
Figure 3-5: External Digital Trigger �������������������������������������������������������������������16
Figure 3-6: Post-Trigger Acquision������������������������������������������������������������������17
Figure 3-7: Delayed Trigger Mode Acquision��������������������������������������������������17
Figure 3-8: Pre-Trigger Mode Acquision ���������������������������������������������������������18
Figure 3-9: Middle Trigger Mode Acquision ���������������������������������������������������18
Figure 3-10: Re-Trigger Mode Acquision ��������������������������������������������������������19
Figure 3-11: PCIe-69814 Clock Architecture������������������������������������������������������20
Figure 3-12: PCIe-69814 Timebase Architecture �����������������������������������������������21
Figure 3-13: Basic Digizer Acquision Timing �������������������������������������������������21
Figure 3-14: Varying Sampling Rates by Adjusng Scan Interval Counter����������22
Figure 3-15: Card Number Conguraon Switch�����������������������������������������������24
Figure 3-16: Flash Memory Conguraon Switch ���������������������������������������������26

1
1 Introduction
The JYTEK PCIe-69814 is a 4-channel, 12-bit, 80MS/s PCI Express digizer providing speedy,
high quality data acquision. Each of the four input channels supports up to 80MS/s
sampling, with 12-bit resoluon A/D converter. 40MHz bandwidth analog input with 50Ω
impedance receives ±0.5V, ±1V, ±5V, and ±10V high speed signals, and a simplied front end
and highly stable onboard reference provide both highly accurate measurement results and
high dynamic performance.
The PCIe-69814, based on x4 lane slot PCI Express technology, can be used in any standard
PCI Express slot, x4, x8, or x16. With a PCI Express bus interface and extremely large onboard
memory (up to 1GB), the PCIe-69814 easily manages simultaneous 4-CH data streaming
even at the highest sampling rates.
The PCIe-69814 is auto-calibrated with an onboard reference circuit calibrang oset and
acquiring analog input errors. Following auto-calibraon, the calibraon constant is stored
in EEPROM, such that these values can be loaded and used as needed by the board. There
is no requirement to calibrate the module manually.
1�1 Features
• Up to 80MS/s sampling
• 4 simultaneous analog inputs
• High resoluon 12-bit ADC
• Up to 40 MHz bandwidth for analog input
• 1GB onboard storage
• Programmable input voltage of ±0.5V, ±1V, ±5V, or ±10V
• Scaer-gather DMA data transfer for high speed streaming
• 10 or 20MHz digital onboard lter (FPGA)
• PLL module provides precise synch (PCIe-69814P only)
• Supports:
◦ One external digital trigger input
◦ One external clock input
◦ Three SDI inputs
• Full auto-calibraon
1�2 Applications
• Tesng/monitoring for Energy Management applicaons, including:
◦ Paral discharge
◦ Power line/device monitoring
• Non-destrucve tesng
• Radar acquision
• LiDAR

2
1�3 Specifications
1�3�1 Analog Input
Item Detail Comments
Channels 4 single-ended
Connector type SMB
input coupling DC
ADC resoluon 12-Bit
input signal range ±0.5 V, ±1 V, ± 5V, or ± 10V
Bandwidth(-3dB) 40MHz
Overvoltage ±10V sine wave / 7 Vrms 50Ω, all ranges
±10V 1M Ω, ±0.5V or ±1V
±30V 1M Ω, ±5V or ±10V
input impedance 50 Ω or 1M Ω, soware
selectable
Oset error ±0.5 mV ±0.5V, ±1V
±4 mV ±5V
±10 mV ±10V
Gain error 50Ω
±1% for all ranges
1MΩ
±0.5% for other ranges
±1% ±10V
System Noise
(RMS)
150 μV ±0.5V
300 μV ±1.0V
1.5 mV ±5V
2.5 mV ±10V
AC Dynamic Performance (10MHz, -1dBFS input signal)
50Ω with lter OFF
SNR 64dB ±0.5V, ±1V, ±5V
THD -74dB ±0.5V, ±1V, ±5V
SFDR 76dB ±0.5V, ±1V, ±5V
1MΩ with lter OFF
SNR 64dB ±0.5V, ±1V, ±5V, ±10V
THD -71dB ±10V
-73dB ±5V
-75dB ±0.5V, ±1V
SFDR 72dB ±10V
74dB ±5V
76dB ±0.5V, ±1V
50Ω with lter ON
SNR 65dB ±0.5V, ±1V, ±5V
THD -93dB ±0.5V, ±1V, ±5V
SFDR 78dB ±0.5V, ±1V, ±5V
1MΩ with lter ON
SNR 65dB ±0.5V, ±1V, ±5V, ±10V

3
Item Detail Comments
THD -93dB ±10V
±5V
±0.5V, ±1V
SFDR 78dB ±10V
±5V
±0.5V, ±1V
Crosstalk -80dB ±0.5V
-90dB ±1V, ±5V, ±10V
Table 1-1: Channel Characteriscs
±5V
±1V
±0.5V
0
-1
-2
-3
-4
-5
-6
-7
103104105106107108
dB
Hz
Figure 1-1: Analog Input Channel Bandwidth, ±0.2 Vpp

4
1�3�2 Timebase
Sample Clock Detail Comment
Timebase opons Internal : onboard crystal oscillator
External : CLK IN (front panel)
Sampling clock frequency Internal : 80MHz 1.22kS/s to 80MS/s
External : 20MHz to 80MHz (CLK IN)
Timebase accuracy < ± 25ppm
External reference clock
source
SDI0 (supported by PCI-69814P
only)
External reference clock 10MHz
External reference clock
input range
3.3V to 5V TTL DC compliant
External sampling clock input
range
1Vpp to 5Vpp AC / DC compliant
1�3�3 Triggers
Trigger Source & Mode
Trigger source Soware, external digital trigger, analog trigger, and SSI
(system synchronized interface)
Trigger mode Post trigger, delay trigger, pre-trigger, or middle trigger, re-trigger for
post trigger and delay trigger modes
Digital Trigger Input
Sources Front panel SMB connector
Compability 3.3 V TTL, 5 V tolerant
Input high threshold 2.0 V
Input low threshold (VIL) 0.8 V
Maximum input overload -0.5 V to +5.5 V
Trigger polarity Rising or falling edge
Pulse width 20 ns minimum
1�3�4 General Specifications
Specicaons
Dimensions 167.64 W x 106.68 H mm (6.53 x 4.16 in)
Bus interface PCI Express Gen 1 x 4
Operang Temperature: 0°C - 50°C
Relave humidity: 5% - 95%, non-condensing
Storage Temperature: -20°C - +80°C
Relave humidity: 5% - 95%, non-condensing

5
Calibraon
Onboard reference +1.8V, +0.9V, and +0.45V
Temperature coecient 1.0 ppm/°C
Warm-up me 15 minutes
Power Consumpon
PCIe-69814 PCIe-69814P
Power Rail Standby current
(mA)
Full load
(mA)
Standby current
(mA)
Full load
(mA)
3.3V 20 20 20 20
12V 425 505 655 715
Total RMS Power (W) 5.116 6.126 7.926 8.646
1.4 Software Support
JYTEK provides versale soware drivers and packages to suit various user approaches to
building a system. Aside from programming libraries, such as DLLs, for most Windows-based
systems, JYTEK also provides drivers for other applicaon.
1�4�1 WD-DASK
WD-DASK includes device drivers and DLL for Windows XP/7/8. DLL is binary compable
across Windows XP/7/8. This means all applicaons developed with WD-DASK are
compable with these Windows operang systems. The development environment may be
VB, VB.NET, VC++, BCB, and Delphi, or any Windows programming language that allows
calls to a DLL. The WD-DASK user and funcon reference manuals are on the JYTEK website
(www.jytek.com).

6
1�5 Device Layout and I/O Array
All dimensions are in mm.
Figure 1-2: PCIe-69814 Schematic

7
PCIe-69814 I/O array is labeled to indicate connecvity, as shown.
Figure 1-3: PCIe-69814 I/O Array

8
All I/O connectors are SMB Snap-on type.
Input Faceplate Label Remark
Analog CH0 Analog Input Channel
Analog CH1
Analog CH2
Analog CH3
Ext. Clock CLK Input for external sample clock to digizer
Ext. Digital Trigger TRG External digital trigger input, receiving trigger
signal from external instrument and iniang
acquision
Synced Digital SDI0 3 SDI bits (bit 0:2) and ADC data are combined
into one register and transferred to host PC
by DMA. Refer to Chapter 3 for detailed data
format.
Oponal: For PCIe-69814P (with PLL module),
SDI0 can be used to receive an external
reference 10M Hz to generate ADC mebase.
Please see Secon 3.5.2 External Reference
Clock (PCIe-69814P only) for more
informaon.
Synced Digital SDI1
Synced Digital SDI2
Table 1-2: PCIe-69814 I/O Array Legend

9
2 Getting Started
This chapter describes proper installaon environment, installaon procedures, package
contents and basic informaon users should be aware of regarding the PCIe-69814.
Diagrams and illustrated equipment are for reference only.
Actual system conguraon and specicaons may vary.
2.1 Installation Environment
When unpacking and preparing to install, please refer to Important Safety Instrucons.
Only install equipment in well-lit areas on at, sturdy surfaces with access to basic tools
such as at- and cross-head screwdrivers, preferably with magnec heads as screws and
standos are small and easily misplaced.
Recommended Installaon Tools
• Phillips (cross-head) screwdriver
• Flat-head screwdriver
• An-stac wrist strap
• Anstac mat
JYTEK PCIe-69814 DAQ modules are electrostacally sensive and can be easily damaged by
stac electricity. The module must be handled on a grounded an-stac mat. The operator
must wear an an-stac wristband, grounded at the same point as the anstac mat.
Inspect the carton and packaging for damage. Shipping and handling could cause damage to
the equipment inside. Make sure that the equipment and its associated components have
no damage before installaon.
The equipment must be protected from stac discharge and physical shock.
Never remove any of the socketed parts except at a stac-free workstaon. Use
the an-stac bag shipped with the product to handle the equipment and wear a
grounded wrist strap when servicing.
Package Contents
• PCIe-69814 digizer
If any of these items are missing or damaged, contact the JYTEK.
Do not install or apply power to equipment that is damaged or missing
components. Retain the shipping carton and packing materials for inspecon.
Please contact your JYTEK dealer/ vendor immediately for assistance and obtain
authorizaon before returning any product.

10
2�2 Installing the Module
1. Turn o the computer.
2. Remove the top cover.
3. Select an available PCI express x4 slot and remove the bracket-retaining screw and
the bracket cover.
4. Line up the PCI express digizer with the PCI expresss lot on the back panel. Slowly
push down on the top of the PCI express digizer unl its card-edge connector is
resng on the slot receptacle.
5. Install the bracket-retaining screw to secure the PCI express digizer to the back
panel rail.
6. Replace the computer cover.

11
3 Operations
This chapter contains informaon regarding analog input, triggering and ming for the PCIe-
69814.
3.1 Functional Block Diagram
CH0
CH1
CH2
CH3
CLK IN
TRG IN
SDI0
SDI1
SDI2
Analog
Front-End
Calibration
12 Bit ADC
PCIe Interface
FPGA
SSI
Clock
Distribution
Buffer
4
3�2 Analog Input Channel
3.2.1 Analog Input Front-End Configuration
Calibration
50�/
Hi-Z High Impedance
Attenuator ADC D river
Anti-aliasing
Filter
0
0
0
0
0
12
12-bit ADC
Source
Figure 3-1: Analog Input Architecture
Input Conguraon
The input channel terminates with equivalent 50Ω or 1MΩ input impedance (selected by
soware). The 12-bit ADC provides not only accurate DC performance but also high signal-
to-noise rao, and high spurious-free dynamic range in AC performance. The ADC transfers
data to system memory via the high speed PCI Express Gen 1 X 4 interface.
For auto-calibraon, internal calibraon provides stable and accurate reference voltage to
the AI.

12
3�2�2 Input Range and Data Format
Data format of the PCIe-69814 is 2’s complement. The ADC data of PCIe-69814 is on the
12 MSB of the 16-bit A/D data. D2 to D0 is SDI2 to SDI0, with D3 disregarded. A/D data
structure is as follows.
D15 D14 D13 D12 …� D3 D2 D1 D0
D15 to D4 bits represent the data from ADC (2’s complement)
D2 is SDI2, D1 SDI1, D0 SDI0, and D3 is disregarded
Table 3-1: Input Range and Data Format
Descripon Full scale range Least signicant bit FSR-1LSB -FSR
Bipolar Analog
Input
±10V 4.88mV 9.9512V -10V
±5V 2.44mV 4.99756V -5V
±1V 0.488mV 0.99512V -1V
±0.5V 0.244mV 0.499756V -0.5V
Digital Code N/A N/A 7FF0 8000
Comment SDI bit is assumed to be 0
Table 3-2: Input Range FSR and –FSR Values
Descripon Midscale +1LSB Midscale Midscale -1LSB
Bipolar Analog
Input
4.88mV 0V -4.88mV
2.44mV 0V -2.44mV
0.488mV 0V -0.488mV
0.244mV 0V -0.244mV
Digital Code 0001 0000 FFF0
Comment SDI bit is assumed to be 0
Table 3-3: Input Range Midscale Values
3�2�3 DMA Data Transfer
The PCIe-69814, a PCIe Gen 1 X 4 device, is equipped with a 200MS/s high sampling rate
ADC, generang a 640 MByte/ second rate.
To provide ecient data transfer, a PCI bus-mastering DMA is essenal for connuous
data streaming, as it helps to achieve full potenal PCI Express bus bandwidth. The bus-
mastering controller releases the burden on the host CPU since data is directly transferred
to the host memory without intervenon. Once analog input operaon begins, the DMA
returns control of the program. During DMA transfer, the hardware temporarily stores
acquired data in the onboard AD Data FIFO, and then transfers the data to a user-dened
DMA buer in the computer.

13
Using a high-level programming library for high speed DMA data acquision, the sampling
period and the number of conversions needs simply to be assigned into specied counters.
Aer the AD trigger condion is met, the data will be transferred to the system memory by
the bus-mastering DMA.
In a mul-user or mul-tasking OS, such as Microso Windows, Linux, or other, it is dicult
to allocate a large connuous memory block. Therefore, the bus controller provides DMA
transfer with scaer-gather funcon to link non-conguous memory blocks into a linked list
so users can transfer large amounts of data without being limited by memory limitaons.
In non-scaer-gather mode, the maximum DMA data transfer size is 2 MB double words (8
MB bytes); in scaer-gather mode, there is no limitaon on DMA data transfer size except
the physical storage capacity of the system.
Users can also link descriptor nodes circularly to achieve a mul-buered DMA. Figure 3-2
illustrates a linked list comprising three DMA descriptors. Each descriptor contains a PCI
address, PCI dual address, a transfer size, and the pointer to the next descriptor. PCI address
and PCI dual address support 64-bit addresses which can be mapped into more than 4 GB of
address space, but the subsequent descriptor address must be less than 4GB.
Local Memory
( FIFO)
PCI Express Bus
First PCI Address
First Dual Address
Transfer Size
Next Descriptor
PCI Address
Dual Address
Transfer Size
Next Descriptor
PCI Address
Dual Address
Transfer Size
Next Descriptor
Figure 3-2: Linked List of PCI Address DMA Descriptors

14
3�2�4 Synchronous Digital Input
The PCIe-69814 has three synchronous digital input channels, SDI0, SDI1 and SDI1. These
three digital input lines can be sampled synchronously with the Timebase clock for mixed
signal applicaons. Thus the data transfer can reach 80 Mbit/s when using internal 80 MS/s
Timebase clock. These three digital input lines are combined with ADC data and located in
3 LSB when SDI funcon is enabled, as shown.
SDI0
SDI1
SDI2
ADC
AFE
Analog Input
D Flip Flop
D
Q
CLK
D Flip Flop
D
CLK
D Flip Flop
D
CLK
0tiB51tiB
X
ADC Data
CLK
Data
Q
Q
Timebase
Bit 1Bit 2Bit 3
SDI0SDI1SDI2
Figure 3-3: Synchronous Digital Input Operations
This manual suits for next models
2
Table of contents
Other JYTEK Measuring Instrument manuals
Popular Measuring Instrument manuals by other brands

Bierer
Bierer DCI-100-CT operating instructions

Laserworld
Laserworld Ecoline EL-200G KeyTEX manual

Endress+Hauser
Endress+Hauser Liquiline System CA80AM Brief operating instructions

Seametrics
Seametrics FT400 instructions

Mindfield
Mindfield eSense Muscle quick guide

Renishaw
Renishaw SP600 Installation and user guide