JYTEK PXIe-69852 User manual

01
PXIe-69852
2-CH 14-Bit 200 MS/s Digitizer
User’s Manual
Manual Rev.: 1.00
Revision Date: Jul.16,2016

I
Getting Service
Contact us should you require any service or assistance.
SHANGHAI JYTEK Co., Ltd.
Web site: hp://www.jytek.com
Address: 300 Fang Chun Rd., Zhangjiang Hi-Tech Park, Pudong New Area, Shanghai, 201203 China
Tel: +86-21-5047-5899
Fax: +86-21-5047-5899
Email: [email protected]
Addional informaon, aids, and ps that help users perform tasks
Informaon to prevent minor physical injury, component damage, data loss, and/or
program corrupon when trying to complete a task.
Informaon to prevent serious physical injury, component damage, data loss,and/or
program corrupon when trying to complete a specic task.
Copyright
This document contains proprietary informaon protected by copyright. All rights are reserved.
No part of this manual may be reproduced by any mechanical, electronic, or other means in any
form without prior wrien permission of the manufacturer. All specicaons are subject to change
without further noce.

II
Table of Contents
Geng Service �������������������������������������������������������������������������������������������������������������� I
1 Introducon������������������������������������������������������������������������������������������������������������ 1
1�1 Features ��������������������������������������������������������������������������������������������������������� 1
1.2 Applicaons ��������������������������������������������������������������������������������������������������� 1
1.3 Specicaons ������������������������������������������������������������������������������������������������� 2
1�3�1 Analog Input ��������������������������������������������������������������������������������������� 2
1�3�2 Timebas ���������������������������������������������������������������������������������������������� 4
1�3�3 Triggers ����������������������������������������������������������������������������������������������� 4
1.3.4 General Specicaons ������������������������������������������������������������������������� 5
1.4 Soware Support ������������������������������������������������������������������������������������������� 5
1�4�1 SDK ����������������������������������������������������������������������������������������������������� 6
1�4�2 WD-DASK �������������������������������������������������������������������������������������������� 6
1�5 Device Layout and I/O Array��������������������������������������������������������������������������� 6
2 Geng Started�������������������������������������������������������������������������������������������������������� 9
2.1 Installaon Environment �������������������������������������������������������������������������������� 9
2�2 Installing the Module ����������������������������������������������������������������������������������� 10
3 Operaons ������������������������������������������������������������������������������������������������������������ 11
3.1 Funconal Block Diagram ����������������������������������������������������������������������������� 11
3�2 Analog Input Channel����������������������������������������������������������������������������������� 11
3.2.1 Analog Input Front-End Conguraon ����������������������������������������������� 11
3�2�2 Input Range and Data Format������������������������������������������������������������ 11
3�2�3 DMA Data Transfer���������������������������������������������������������������������������� 12
3�3 Trigger Source and Trigger Modes����������������������������������������������������������������� 13
3.3.1 Soware Trigger�������������������������������������������������������������������������������� 14
3.3.2 External Digital Trigger ���������������������������������������������������������������������� 14
3�3�3 PXI STAR Trigger �������������������������������������������������������������������������������� 14
3.3.4 PXIe_DSTARB Trigger ������������������������������������������������������������������������� 14
3.3.5 PXI Trigger Bus ���������������������������������������������������������������������������������� 15
3�3�6 Analog Trigger ����������������������������������������������������������������������������������� 15
3.3.7 Trigger Export������������������������������������������������������������������������������������ 15
3�4 Trigger Modes ���������������������������������������������������������������������������������������������� 15
3�4�1 Post Trigger Mode ����������������������������������������������������������������������������� 15
3�4�2 Delayed Trigger Mode ����������������������������������������������������������������������� 15
3�4�3 Pre-Trigger Mode ������������������������������������������������������������������������������ 16
3�4�4 Middle Trigger Mode������������������������������������������������������������������������� 16
3.4.5 Acquision with Re-Triggering����������������������������������������������������������� 17
3�4�6 Data Average Mode (Post-Trigger and Delayed- Trigger only)������������� 17
3�5 Timebase������������������������������������������������������������������������������������������������������ 18
3.5.1 Internal Reference Clock�������������������������������������������������������������������� 18
3.5.2 External Reference Clock ������������������������������������������������������������������� 18
3.5.3 External Sampling Clock �������������������������������������������������������������������� 18
3.5.4 PXI_CLK10 Clock�������������������������������������������������������������������������������� 18

III
3.5.5 PXI_CLK100 Clock ������������������������������������������������������������������������������ 18
3�6 ADC Timing Control �������������������������������������������������������������������������������������� 19
3�6�1 Timebase Architecture ���������������������������������������������������������������������� 19
3.6.2 Basic Acquision Timing�������������������������������������������������������������������� 19
3.7 Synchronizing Mulple Modules ������������������������������������������������������������������ 22
Appendix A Calibraon ���������������������������������������������������������������������������������������������� 23
A.1 Calibraon Constant ������������������������������������������������������������������������������������ 23
A.2 Auto-Calibraon ������������������������������������������������������������������������������������������ 23
Important Safety Instrucons ������������������������������������������������������������������������������������� 24

IV
List of Tables
Table 1-1: Timebase������������������������������������������������������������������������������������������������������ 4
Table 1-2: Trigger Source & Mode ��������������������������������������������������������������������������������� 4
Table 1-3: Digital Trigger Input �������������������������������������������������������������������������������������� 4
Table 1-4: Digital Trigger Output ����������������������������������������������������������������������������������� 5
Table 1-5: PXIe-69852 I/O Array Legend������������������������������������������������������������������������ 8
Table 3-1: Input Range and Data Format ��������������������������������������������������������������������� 12
Table 3-2: Input Range FSR and –FSR Values���������������������������������������������������������������� 12
Table 3-3: Input Range Midscale Values ���������������������������������������������������������������������� 12
Table 3-4: Counter Parameters and Descripon ���������������������������������������������������������� 21

V
List of Figures
Figure 1-1: Analog Input Channel Bandwidth, ±0.2 Vpp ������������������������������������������������ 3
Figure 1-2: Analog Input Channel Bandwidth, ±2 Vpp ��������������������������������������������������� 3
Figure 1-3: PXIe-69852 Schemac ��������������������������������������������������������������������������������� 6
Figure 1-4: PXIe-69852 I/O Array����������������������������������������������������������������������������������� 7
Figure 3-1: Analog Input Architecture of the PXIe-69852��������������������������������������������� 11
Figure 3-2: Linked List of PCI Address DMA Descriptors����������������������������������������������� 13
Figure 3-3: Trigger Architecture of the PXIe-69852 ������������������������������������������������������ 13
Figure 3-4: External Digital Trigger ������������������������������������������������������������������������������ 14
Figure 3-5: Post-Trigger Acquision����������������������������������������������������������������������������� 15
Figure 3-6: Delayed Trigger Mode Acquision������������������������������������������������������������� 16
Figure 3-7: Pre-Trigger Mode Acquision �������������������������������������������������������������������� 16
Figure 3-8: Middle Trigger Mode Acquision �������������������������������������������������������������� 16
Figure 3-9: Re-Trigger Mode Acquision ��������������������������������������������������������������������� 17
Figure 3-10: PXIe-69852 Clock Architecture����������������������������������������������������������������� 18
Figure 3-11: PXIe-69852 Timebase Architecture ���������������������������������������������������������� 19
Figure 3-12: Basic Digizer Acquision Timing ������������������������������������������������������������ 20
Figure 3-13: Varying Sampling Rates by Adjusng Scan Interval Counter��������������������� 20

1
1 Introduction
The PXIe-69852 is a high-speed 2-CH 14-Bit 200 MS/s digizer, specically designed for applicaons
such as LIDAR tesng, opcal ber tesng and radar signal acquision. Analog input with 90MHz
bandwidth receives ±10V high speed signals with 50Ω impedance, and a simplied front-end design
and highly stable onboard reference provide both highly accurate measurement results and high
dynamic performance.
Ideal for environments requiring real-me acquision and transfer of data, the PXIe-69852 is based
on the PCI Express Gen 2 x4 bus as interface. When signals are converted from analog to digital,
connual data transfer to host system memory is enabled by PCI Express high bandwidth capability.
The PXIe-69852 is auto-calibrated with an onboard reference circuit calibrang oset and acquiring
analog input errors. Following auto-calibraon, the calibraon constant is stored in EEPROM, such
that these values can be loaded and used as needed by the board. There is no requirement to
calibrate the module manually.
1�1 Features
• PXI Express specicaon Rev. 1.0 compliant
• Up to 200 MS/s sampling rate
• 2 simultaneous analog inputs
• High resoluon 14-Bit ADC
• Up to 90 MHz bandwidth for analog input
• One GB onboard storage memory
• Scaer-Gather DMA data transfer for high-speed data streaming
• Supports signal averaging
• Support for:
◦ one external digital trigger input
◦ one digital trigger output to external instrument
◦ one external clock input
◦ auto-calibraon
1�2 Applications
• Distributed Temperature Sensing (DTS)
• Video IC tesng
• Physics laboratory and research environments
• Cable fault locaon and paral discharge monitoring for power applicaons

2
1�3 Specifications
1�3�1 Analog Input
Channel Characteriscs Comment
Channels 2 single-ended
Connector type SMA
Input coupling AC or DC, soware selectable
AC coupling cuto frequency 11Hz
ADC resoluon 14-Bit
Inout signal range ±0.2 V, ±2 V, or ±10 V
Bandwidth(-3dB) 90MHz
Overvoltage ±10V 1MΩ
±10V sine wave / 7Vrms with
|Peaks| < 10V
50Ω
Input impedance 50 Ω or 1MΩ, soware
selectable
Oset error ±1 mV
Gain error ±0.65%
SNR 56dB 1MΩ, ±0.2 V
62dB 1MΩ, ±2V
62dB 1MΩ, ±10V
60dB 50Ω, ±0.2V
62dB 50Ω, ±2V
THD -73dB 1MΩ, ±0.2V
-69dB 1MΩ, ±2V
-65dB 1MΩ, ±10V
-73dB 50Ω, ±0.2V
-69dB 50Ω, ±2V
SFDR 72dB 1MΩ, ±0.2V
72dB 1MΩ, ±2V
72dB 1MΩ, ±10V
68dB 50Ω, ±0.2V
68dB 50Ω, ±2V
Crosstalk -80dB ±0.2 V, ±2 V
While ±10V, 50Ω acquision is available, overvoltage protecon only applies to 7Vrms.
Any ±10V sine wave with an oset or DC voltage over ±7V input can cause damage.

3
0.1M 0.3M 1M 3M 10M 30M 100M 300M
−9
−8
−7
−6
−5
−4
−3
−2
−1
0
Bandwidth
Frequency (Hz)
Magnitude (dB)
Figure 1-1: Analog Input Channel Bandwidth, ±0.2 Vpp
0.1M 0.3M 1M 3M 10M 30M 100M 300M
−9
−8
−7
−6
−5
−4
−3
−2
−1
0
Bandwidth
Frequency (Hz)
Magnitude (dB)
Figure 1-2: Analog Input Channel Bandwidth, ±2 Vpp

4
1�3�2 Timebas
Sample Clock Comment
Timebase opons Internal : on board synthesizer
External : CLK IN (front panel),
PXI_CLK10, and PXIe_CLK100
Sampling clock frequency Internal : 200MHz 3.052kS/s to 200MS/s
External : 40MHz ~ 200MHz
(CLK IN)
Timebase accuracy < ± 25ppm
External reference clock source Front panel, PXI_CLK10, and
PXIe_CLK100
External reference clock 10MHz
External reference
clock input range
500mVpp ~ 5Vpp AC / DC compliant, 50Ω load
impedance
External sampling
clock input range
1Vpp ~ 5Vpp AC / DC compliant, 50Ω load
impedance
Table 1-1: Timebase
1�3�3 Triggers
Trigger Source & Mode
Trigger source Soware, external digital trigger, analog trigger,
PXI_STAR, PXI_trigger bus [0..7], and PXIe_DSTARB
Trigger mode Post trigger, delay trigger, pre-trigger, or middle trigger, re-trigger for
post trigger and delay trigger modes
Table 1-2: Trigger Source & Mode
Digital Trigger Input
Sources Front panel SMA connector
Compability 3.3 V TTL, 5 V tolerant
Input high threshold 2.0 V
Input low threshold (VIL) 0.8 V
Maximum input overload -0.5 V ~ +5.5 V
Trigger polarity Rising or falling edge
Pulse width 20 ns minimum
Table 1-3: Digital Trigger Input
Digital Trigger Output
Compability 5 V TTL
Output high threshold (VOH) 2.4 V
Output low threshold (VOL) 0.2 V
Trigger polarity Posive or negave

5
Digital Trigger Output
Pulse width 50 ns, 100 ns, 150 ns, 200 ns, 500 ns, 1 μs, 2 μs,
7.5 μs, and 10 μs
Trigger output driving capacity Capable of driving 50Ω load
Table 1-4: Digital Trigger Output
1�3�4 General Specifications
Specicaons
Physical dimensions 160 (W) x 100 (H) mm (6.24 x 3.9 in.)
Bus
Bus interface PCI Express Gen 2 x 4
Environmental tolerance
Operang Temperature: 0°C - 55°C
Relave humidity: 5% - 95%, non-condensing
Storage Temperature: -20°C - +80°C
Relave humidity: 5% - 95%, non-condensing
Calibraon
Onboard reference +5 V and +2.5 V
Temperature coecient 3.0 ppm/°C
Warm-up me 15 minutes
Power Consumpon
Power Rail Standby Current (mA) Full Load (mA)
+3.3 V 766 782
12 V 882 970
1.4 Software Support
JYTEK provides versale soware drivers and packages to suit various user approaches to building
a system. Aside from programming libraries, such as DLLs, for most Windows-based systems, JYTEK
also provides other drivers .
Contact your JYTEK to get the free SeeSharp® open source soware.

6
1�4�1 SDK
For customers who want to write their own programs, JYTEK provides the following soware
development kits.
• .NET driver for Windows, compable with various applicaon environments, such as C#,
VB.NET, VC.NET, VB/VC++, BCB, and Delphi
1�4�2 WD-DASK
WD-DASK includes device drivers and DLL for Windows XP/7/8. DLL is binary compable across
Windows XP/7/8. This means all applicaons developed with WD-DASK are compable with
these Windows operang systems. The development environment may be VB, VB.NET, VC++, BCB,
and Delphi, or any Windows programming language that allows calls to a DLL. The WD-DASK user
and funcon reference manuals are on the JYTEK website (www.jytek.com).
1�5 Device Layout and I/O Array
All dimensions are in mm
Figure 1-3: PXIe-69852 Schematic

7
The PXIe-69852 I/O array is labeled to indicate connecvity, as shown.
Figure 1-4: PXIe-69852 I/O Array

8
Name Faceplate
Legend
Type Remark
CH0 N/A Blue On indicates CH0 acquision ongoing
O indicates CH0 acquision stopped
CH1 N/A Blue On indicates CH1 acquision ongoing
O indicates CH1 acquision stopped
Ext. Clock
Input
CLK IN SMA
Screw
Input for external reference clock or sample clock to
digizer
Ext. Digital
Trigger Input
TRG IN External digital trigger input, receiving trigger signal from
external instrument and iniang acquision
Trigger
Output
TRG OUT Trigger output, in which every me acquision begins,
a pulse synchronized with Timebase clock asserts
and is output through this connector, at pulse width
programmable from 50ns to 10μs via soware
Analog
Input
CH0 Analog input channel
Analog
Input
CH1 Analog input channel
Table 1-5: PXIe-69852 I/O Array Legend

9
2 Getting Started
This chapter describes proper installaon environment, installaon procedures, package contents
and basic informaon users should be aware of regarding the PXIe-69852.
Diagrams and illustrated equipment are for reference only. Actual system conguraon and
specicaons may vary.
2.1 Installation Environment
When unpacking and preparing to install, please refer to Important Safety Instrucons.
Only install equipment in well-lit areas on at, sturdy surfaces with access to basic tools such as
at- and cross-head screwdrivers, preferably with magnec heads as screws and standos are small
and easily misplaced.
Recommended Installaon Tools
• Phillips (cross-head) screwdriver
• Flat-head screwdriver
• An-stac wrist strap
• Anstac mat
JYTEK PXIe-69852 modules are electrostacally sensive and can be easily damaged by stac
electricity. The module must be handled on a grounded an-stac mat. The operator must wear an
an-stac wristband, grounded at the same point as the an- stac mat.
Inspect the carton and packaging for damage. Shipping and handling could cause damage to the
equipment inside. Make sure that the equipment and its associated components have no damage
before installaon.
The equipment must be protected from stac discharge and physical shock. Never remove
any of the socketed parts except at a stac-free workstaon. Use the an-stac bag
shipped with the product to handle the equipment and wear a grounded wrist strap when
servicing.
Package Contents
• PXIe-69852 high-speed digizer
If any of these items are missing or damaged, contact JYTEK.
Do not install or apply power to equipment that is damaged or missing components.
Retain the shipping carton and packing materials for inspecon. Please contact your JYTEK
immediately for assistance and obtain authorizaon before returning any product.

10
2�2 Installing the Module
1. Turn o the PXIe system/chassis and connect the power cable from the power source.
Connecon of the power cable provides grounding to prevent hazardous ESD (electrostac
discharge).
2. Align the module’s edge with the module guide in the PXIe chassis.
3. Slide the module into the chassis unl resistance is felt from the PXIe connector.
4. Push the ejector latch upwards and fully insert the module into the chassis.
5. Once the module is fully seated, a “click” can be heard from the ejector latch.
6. Tighten the screw on the front panel.
7. Power up the PXIe system/chassis.
The red ejector latch lock must be depressed before the module can be uninstsalled.

11
3 Operations
This chapter contains informaon regarding analog input, triggering and ming for the PXIe-69852.
3.1 Functional Block Diagram
3�2 Analog Input Channel
3.2.1 Analog Input Front-End Configuration
Protection ckt
Calibration Source
AC / DC
CoupleHigh Impedance
Buffer
50 / Hi-Z 1x / 10x
amplifier
ADC Driver
100MHz
LPF
0
0
0
0
0
14
14-bit ADC
Figure 3-1: Analog Input Architecture of the PXIe-69852
Input Conguraon
The input channel terminates with equivalent 50Ω or 1 MΩ input impedance (selected by soware).
The 14-bit ADC provides not only accurate DC performance but also high signal- to-noise rao, and
high spurious-free dynamic range in AC per- formance. The ADC transfers data to system memory via
the high speed PCI Express Gen2 X 4 interface.
For auto-calibraon, internal calibraon provides stable and accurate reference voltage to the AI.
3�2�2 Input Range and Data Format
Data format of the PXIe-69852 is 2’s complement. The ADC data of PXIe-69852 is on the 14 MSB
of the 16-bit A/D data. The 2 LSB of the 16-bit A/D data should be truncated by soware. A/D data
structure is as follows.

12
D15 D14 D13 D12 …� D3 D2 D1 D0
D15 ~ D2 bits represent the data from ADC (2’s complement)
D1, D0 bits are always 0
Table 3-1: Input Range and Data Format
Descripon Full scale range Least signicant
bit
FSR-1LSB -FSR
Bipolar Analog
Input
±10V 1.22mV 9.99878V -10.000V
±2V 0.244mV 1.99976V -2V
±0.2V 24.4uV 0.199976V -0.2V
Digital Code N/A N/A 7FFC 8000
Table 3-2: Input Range FSR and –FSR Values
Descripon Midscale +1LSB Midscale Midscale -1LSB
Bipolar Analog
Input
±10V 1.22mV 0V -1.22mV
±2V 0.244mV 0V -0.244mV
±0.2V 24.4V 0V -24.4μV
Digital Code 0004 0000 FFFC
Table 3-3: Input Range Midscale Values
3�2�3 DMA Data Transfer
The PXIe-69852, a PCIe Gen 2 X 4 device, is equipped with a 200MS/s high sampling rate ADC,
generang a 800 MByte/second rate.
To provide ecient data transfer, a PCI bus-mastering DMA is essenal for connuous data
streaming, as it helps to achieve full potenal PCI Express bus bandwidth. The bus-mastering
controller releases the burden on the host CPU since data is directly transferred to the host memory
without intervenon. Once analog input operaon begins, the DMA returns control of the program.
During DMA transfer, the hardware temporarily stores acquired data in the onboard AD Data FIFO,
and then transfers the data to a user-dened DMA buer in the computer.
Using a high-level programming library for high speed DMA data acquision, the sampling period
and the number of conversions needs simply to be assigned into specied counters. Aer the AD
trigger condion is met, the data will be transferred to the system memory by the bus-mastering
DMA.
In a mul-user or mul-tasking OS, such as Microso Windows, Linux, or other, it is dicult to
allocate a large connuous memory block. Therefore, the bus controller provides DMA transfer with
scaer-gather funcon to link non-conguous memory blocks into a linked list so users can transfer
large amounts of data without being limited by memory limitaons. In non-scaer-gather mode, the
maximum DMA data transfer size is 2 MB double words (8 MB bytes); in scaer-gather mode, there
is no limitaon on DMA data transfer size except the physical storage capacity of the system.
Users can also link descriptor nodes circularly to achieve a mul- buered DMA. Figure 3-2 illustrates
a linked list comprising three DMA descriptors. Each descriptor contains a PCI address, PCI dual
address, a transfer size, and the pointer to the next descriptor. PCI address and PCI dual address

13
support 64-bit addresses which can be mapped into more than 4 GB of address space.
Local Memory
( FIFO)
PCI Express Bus
First PCI Address
First Dual Address
Transfer Size
Next Descriptor
PCI Address
Dual Address
Transfer Size
Next Descriptor
PCI Address
Dual Address
Transfer Size
Next Descriptor
Figure 3-2: Linked List of PCI Address DMA Descriptors
3�3 Trigger Source and Trigger Modes
This secon details PXIe-69852 triggering operaons.
Figure 3-3: Trigger Architecture of the PXIe-69852
The PXIe-69852 requires a trigger to implement acquision of data. Conguraon of triggers
requires idencaon of trigger source. The PXIe-69852 supports internal soware trigger,
external digital trigger, and analog trigger.

14
3.3.1 Software Trigger
The soware trigger, generated by soware command, is asserted immediately following
execuon of specied funcon calls to begin the operaon.
3.3.2 External Digital Trigger
An external digital trigger is generated when a TTL rising edge or falling edge is detected at the SMA
connector TRG IN on the front panel. As shown, trigger polarity can be selected by so-ware. Note
that the signal level of the external digital trigger signal should be TTL compable, and the minimum
pulse width 20 ns.
Pulse Width > 20ns Pulse Width > 20ns
Rising Edge Trigger Event Falling Edge Trigger Event
Figure 3-4: External Digital Trigger
3�3�3 PXI STAR Trigger
When PXI STAR is selected as the trigger source, the PXIe-69852 accepts a TTL-compable digital
signal as a trigger signal.
Triggering occurs when a rising edge or falling edge is detected at PXI STAR, with trigger polarity
congurable by soware. The minimum pulse width requirement of this digital trigger signal is 20 ns.
3.3.4 PXIe_DSTARB Trigger
The PXIe_DSTARB signal, a dierenal signal transmied via the PXI Express Chassis backplane,
distributes high-speed, highquality trigger signals. When PXIe_DSTARB is selected as the trigger
source, the PXIe-69852 accepts a fast-switching LVDS digital signal as a trigger signal. Triggering occurs
when a rising edge or falling edge is detected at PXIe_DSTARB, with trigger polarity congurable by
soware, with minimum pulse width requirement of 20 ns.
This manual suits for next models
1
Table of contents
Other JYTEK Measuring Instrument manuals
Popular Measuring Instrument manuals by other brands

Saluki
Saluki S2106 Series user manual

Dwyer Instruments
Dwyer Instruments TH2-10 series Specifications-installation and operating instructions

Rice Lake
Rice Lake Digi DI-80 Operation manual

Garmin
Garmin GI 275 Maintenance manual

PCB Piezotronics
PCB Piezotronics IMI Sensors M603C00 Installation and operating manual

Dewetron
Dewetron DEWE-31-64 Technical reference manual