Motorola DSP56305 User manual

DSP56305
24-Bit Digital Signal Processor
User’s Manual
Motorola, Incorporated
Semiconductor Products Sector
DSP Division
6501 William Cannon Drive West
Austin, TX 78735-8598

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 MOTOROLA INC., 1998
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MOTOROLA DSP56305 User’s Manual i
TABLE OF CONTENTS
SECTION 1 DSP56305 OVERVIEW . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-1
1.1 INTRODUCTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-3
1.2 MANUAL ORGANIZATION . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-3
1.3 MANUAL CONVENTIONS. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-5
1.4 DSP56305 FEATURES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-6
1.5 DSP56305 CORE DESCRIPTION. . . . . . . . . . . . . . . . . . . . . . . 1-7
1.5.1 General Features. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-7
1.5.2 Hardware Debugging Support. . . . . . . . . . . . . . . . . . . . . . . . 1-7
1.5.3 Reduced Power Dissipation. . . . . . . . . . . . . . . . . . . . . . . . . . 1-7
1.6 DSP56300 CORE FUNCTIONAL BLOCKS. . . . . . . . . . . . . . . . 1-8
1.6.1 Data ALU . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-8
1.6.1.1 Data ALU Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-8
1.6.1.2 Multiplier-Accumulator (MAC) . . . . . . . . . . . . . . . . . . . . . . 1-9
1.6.2 Address Generation Unit (AGU) . . . . . . . . . . . . . . . . . . . . . . 1-9
1.6.3 Program Control Unit (PCU) . . . . . . . . . . . . . . . . . . . . . . . . 1-10
1.6.4 PLL and Clock Oscillator . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-11
1.6.5 JTAG TAP and On-Chip Emulation (OnCE) Module. . . . . . 1-11
1.6.6 On-Chip Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-12
1.6.7 Off-Chip Memory Expansion . . . . . . . . . . . . . . . . . . . . . . . . 1-13
1.7 INTERNAL BUSES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-13
1.8 DSP56305 BLOCK DIAGRAM. . . . . . . . . . . . . . . . . . . . . . . . . 1-14
1.9 DIRECT MEMORY ACCESS (DMA) . . . . . . . . . . . . . . . . . . . . 1-15
1.10 DSP56305 ARCHITECTURE OVERVIEW. . . . . . . . . . . . . . . . 1-15
1.10.1 General Purpose I/O (GPIO) Functionality . . . . . . . . . . . . . 1-15
1.10.2 Host Interface (HI32) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-16
1.10.3 Enhanced Synchronous Serial Interface (ESSI) . . . . . . . . . 1-16
1.10.4 Serial Communications Interface (SCI) . . . . . . . . . . . . . . . . 1-17
1.10.5 Timer/Event Counter (TEC). . . . . . . . . . . . . . . . . . . . . . . . . 1-17

ii DSP56305 User’s Manual MOTOROLA
SECTION 2 SIGNAL/CONNECTION DESCRIPTIONS . . . . . . . . . 2-1
2.1 SIGNAL GROUPINGS. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-3
2.2 POWER. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-6
2.3 GROUND. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-7
2.4 CLOCK . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-8
2.5 PHASE LOCK LOOP (PLL). . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-8
2.6 EXTERNAL MEMORY EXPANSION PORT (PORT A). . . . . . . 2-9
2.6.1 External Address Bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-10
2.6.2 External Data Bus. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-10
2.6.3 External Bus Control. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-11
2.7 INTERRUPT AND MODE CONTROL. . . . . . . . . . . . . . . . . . . 2-15
2.8 HOST INTERFACE (HI32) . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-18
2.8.1 Host Port Configuration. . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-18
2.9 ENHANCED SYNCHRONOUS SERIAL INTERFACE 0 (ESSI0) . .
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-28
2.10 ENHANCED SYNCHRONOUS SERIAL INTERFACE 1 (ESSI1) . .
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-32
2.11 SERIAL COMMUNICATION INTERFACE (SCI). . . . . . . . . . . 2-35
2.12 TIMERS. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-36
2.13 JTAG/ONCE INTERFACE. . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-38
SECTION 3 MEMORY CONFIGURATION . . . . . . . . . . . . . . . . . . . 3-1
3.1 MEMORY SPACES. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-3
3.1.1 Program Memory Space. . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-3
3.1.1.1 Program RAM. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-4
3.1.1.2 Bootstrap ROM. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-4
3.1.2 Data Memory Spaces . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-5
3.1.2.1 X Data Memory Space . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-5
3.1.2.2 Y Data Memory Space . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-6
3.1.3 Memory Space Configuration . . . . . . . . . . . . . . . . . . . . . . . . 3-6
3.2 RAM CONFIGURATION. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-7
3.2.1 DSP56300 RAM Patch Mechanism . . . . . . . . . . . . . . . . . . . 3-8
3.2.1.1 Sample Code for DSP56305 Patch Mechanism. . . . . . . . 3-8
3.3 MEMORY CONFIGURATIONS. . . . . . . . . . . . . . . . . . . . . . . . 3-10
3.3.1 Memory Space Configurations . . . . . . . . . . . . . . . . . . . . . . 3-10
3.3.2 RAM Configurations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-10

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3.4 MEMORY MAPS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-11
3.5 INTERNAL AND EXTERNAL I/O MEMORY MAP . . . . . . . . . . 3-20
SECTION 4 CORE CONFIGURATION . . . . . . . . . . . . . . . . . . . . . . 4-1
4.1 INTRODUCTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-3
4.2 OPERATING MODES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-3
4.3 BOOTSTRAP PROGRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-5
4.3.1 Mode 0: Expanded Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-6
4.3.2 Modes 1–3: Bootstrap According to RTOS Mode . . . . . . . . . 4-7
4.3.3 Modes 4–7: Reserved . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-7
4.3.4 Mode 8: Expanded Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-8
4.3.5 Mode 9: Bootstrap From Byte-Wide External Memory . . . . . 4-8
4.3.6 Mode A: Bootstrap Through SCI . . . . . . . . . . . . . . . . . . . . . . 4-8
4.3.7 Mode B: Bootstrap Through HI32 in 24-Bit-Wide UB Mode
(From 563xx Port A) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-9
4.3.8 Mode C: Bootstrap through HI32 in PCI mode . . . . . . . . . . . 4-9
4.3.9 Mode D: Bootstrap Through HI32 in 16-Bit-Wide UB Mode
(ISA). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-10
4.3.10 Mode E: Bootstrap Through HI32 in 8-Bit-Wide UB Mode in
Double-Strobe Pin Configuration. . . . . . . . . . . . . . . . . . . . . 4-10
4.3.11 Mode F: Bootstrap Through HI32 in 8-Bit-Wide UB Mode in
Single-Strobe Pin Configuration . . . . . . . . . . . . . . . . . . . . . 4-11
4.4 RTOS PROGRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-11
4.5 INTERRUPT SOURCES AND PRIORITIES . . . . . . . . . . . . . . 4-11
4.5.1 Interrupt Sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-12
4.5.2 Interrupt Priority Levels . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-15
4.5.3 Interrupt Source Priorities Within an IPL . . . . . . . . . . . . . . . 4-17
4.6 DMA REQUEST SOURCES . . . . . . . . . . . . . . . . . . . . . . . . . . 4-20
4.7 OPERATING MODE REGISTER (OMR) . . . . . . . . . . . . . . . . . 4-22
4.7.1 Address Tracing Enable (ATE)—OMR Bit 15 . . . . . . . . . . . 4-22
4.8 PLL CONTROL REGISTER. . . . . . . . . . . . . . . . . . . . . . . . . . . 4-23
4.8.1 PLL Multiplication Factor (MF11:0)—PCTL Bits 0–11. . . . . 4-23
4.8.2 Crystal Range (XTLR)—PCTL Bit 15 . . . . . . . . . . . . . . . . . 4-23
4.8.3 XTAL Disable (XTLD)—PCTL Bit 16 . . . . . . . . . . . . . . . . . . 4-24
4.8.4 PreDivider Factor Bits (PD3:0)—PCTL Bits 20–23 . . . . . . . 4-24
4.9 DEVICE IDENTIFICATION REGISTER. . . . . . . . . . . . . . . . . . 4-24

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4.10 JTAG IDENTIFICATION (ID) REGISTER . . . . . . . . . . . . . . . . 4-25
4.11 JTAG BOUNDARY SCAN REGISTER (BSR). . . . . . . . . . . . . 4-25
SECTION 5 GENERAL PURPOSE I/O. . . . . . . . . . . . . . . . . . . . . . 5-1
5.1 INTRODUCTION. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-3
5.2 PROGRAMMING MODEL. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-3
5.2.1 Port B Signals and Registers . . . . . . . . . . . . . . . . . . . . . . . . 5-3
5.2.2 Port C Signals and Registers . . . . . . . . . . . . . . . . . . . . . . . . 5-3
5.2.3 Port D Signals and Registers . . . . . . . . . . . . . . . . . . . . . . . . 5-4
5.2.4 Port E Signals and Registers . . . . . . . . . . . . . . . . . . . . . . . . 5-4
5.2.5 Triple Timer Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-4
SECTION 6 HOST INTERFACE (HI32) . . . . . . . . . . . . . . . . . . . . . 6-1
6.1 INTRODUCTION TO THE HOST INTERFACE (HI32) . . . . . . . 6-3
6.2 HI32 FEATURES. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-4
6.2.1 Interface - DSP56300 Core Side. . . . . . . . . . . . . . . . . . . . . . 6-4
6.2.2 Interface - Host Side . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-6
6.2.3 HI32 Features in PCI Mode. . . . . . . . . . . . . . . . . . . . . . . . . . 6-7
6.2.4 HI32 Features in Universal Bus Modes. . . . . . . . . . . . . . . . . 6-8
6.3 HI32 RESETS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-9
6.4 HI32 BLOCK DIAGRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-10
6.5 DSP SIDE PROGRAMMING MODEL. . . . . . . . . . . . . . . . . . . 6-11
6.5.1 DSP Control Register (DCTR) . . . . . . . . . . . . . . . . . . . . . . 6-12
6.5.1.1 Host Command Interrupt Enable (HCIE) Bit 0 . . . . . . . . 6-13
6.5.1.2 Slave Transmit Interrupt Enable (STIE) Bit 1 . . . . . . . . . 6-13
6.5.1.3 Slave Receive Interrupt Enable (SRIE) Bit 2 . . . . . . . . . 6-13
6.5.1.4 Host Flags (HF[5:3]) Bits 5-3 . . . . . . . . . . . . . . . . . . . . . 6-13
6.5.1.5 Host Interrupt A (HINT) Bit 6 . . . . . . . . . . . . . . . . . . . . . 6-13
6.5.1.6 Host Data Strobe Mode (HDSM) Bit 13 . . . . . . . . . . . . . 6-14
6.5.1.7 Host Read/Write Polarity (HRWP) Bit 14 . . . . . . . . . . . . 6-14
6.5.1.8 Host Transfer Acknowledge Polarity (HTAP) Bit 15. . . . 6-15
6.5.1.9 Host DMA Request Polarity (HDRP) Bit 16 . . . . . . . . . . 6-15
6.5.1.10 Host Reset Polarity (HRSP) Bit 17. . . . . . . . . . . . . . . . . 6-15
6.5.1.11 Host Interrupt Request Handshake Mode(HIRH) Bit 18. 6-16
6.5.1.12 Host Interrupt Request Drive Control (HIRD) Bit 19. . . . 6-16
6.5.1.13 HI32 Mode (HM2-HM0) Bits 22-20. . . . . . . . . . . . . . . . . 6-17

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6.5.1.13.1 Terminate and Reset (HM[2:0] = 000) . . . . . . . . . . . . 6-17
6.5.1.13.2 PCI Mode (HM = $1). . . . . . . . . . . . . . . . . . . . . . . . . . 6-18
6.5.1.13.3 Universal Bus Mode (HM = $2) . . . . . . . . . . . . . . . . . 6-18
6.5.1.13.4 Enhanced Universal Bus Mode (HM = $3): . . . . . . . . 6-19
6.5.1.13.5 GPIO Mode (HM = $4):. . . . . . . . . . . . . . . . . . . . . . . . 6-19
6.5.1.13.6 Self Configuration Mode (HM = $5):. . . . . . . . . . . . . . 6-19
6.5.1.14 DCTR Reserved Control Bits 23, 12-7 . . . . . . . . . . . . . . 6-20
6.5.2 DSP PCI Control Register (DPCR) . . . . . . . . . . . . . . . . . . . 6-21
6.5.2.1 Master Transmit Interrupt Enable (MTIE) Bit 1 . . . . . . . . 6-22
6.5.2.2 Master Receive Interrupt Enable (MRIE) Bit 2 . . . . . . . . 6-22
6.5.2.3 Master Address Interrupt Enable (MAIE) Bit 4 . . . . . . . . 6-22
6.5.2.4 Parity Error Interrupt Enable (PEIE) Bit 5 . . . . . . . . . . . . 6-22
6.5.2.5 Transaction Abort Interrupt Enable (TAIE) Bit 7 . . . . . . . 6-22
6.5.2.6 Transaction Termination Interrupt Enable (TTIE) Bit 9 . . 6-23
6.5.2.7 Transfer Complete Interrupt Enable (TCIE) Bit 12 . . . . . 6-23
6.5.2.8 Clear Transmitter (CLRT) Bit 14 . . . . . . . . . . . . . . . . . . . 6-23
6.5.2.9 Master Transaction Termination (MTT) Bit 15 . . . . . . . . 6-24
6.5.2.10 System Error Force (SERF) Bit 16 . . . . . . . . . . . . . . . . . 6-24
6.5.2.11 Master Access Counter Enable (MACE) Bit 18. . . . . . . . 6-25
6.5.2.12 Master Wait State Disable (MWSD) Bit 19 . . . . . . . . . . . 6-25
6.5.2.13 Receive Buffer Lock Enable (RBLE) Bit 20. . . . . . . . . . . 6-26
6.5.2.14 Insert Address Enable (IAE) Bit 21 . . . . . . . . . . . . . . . . . 6-27
6.5.2.15 DPCR Reserved Control Bits
23, 22,17,13,11,10, 8, 6, 3, 0 . . . . . . . . . . . . . . . . . . . . . 6-27
6.5.3 DSP PCI Master Control Register(DPMC) . . . . . . . . . . . . 6-28
6.5.3.1 DSP PCI Transaction Address (AR31-AR16) Bits 15-0 . 6-28
6.5.3.2 DSP PCI Data Burst Length (BL5-BL0) Bits 21-16. . . . . 6-29
6.5.3.3 DSP Data Transfer Format Control (FC1-FC0)
Bits 23 and 22 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-29
6.5.3.4 In a PCI DSP-to-Host Transaction: . . . . . . . . . . . . . . . . . 6-31
6.5.3.4.1 If FC = $0 (32-bit data mode): . . . . . . . . . . . . . . . . . . 6-31
6.5.3.4.2 If FC = $1:. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-31
6.5.3.4.3 If FC = $2:. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-31
6.5.3.4.4 If FC = $3:. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-31
6.5.3.5 In a PCI Host-to-DSP Transaction:. . . . . . . . . . . . . . . . . 6-31
6.5.3.5.1 If FC = $0 (32-bit data mode): . . . . . . . . . . . . . . . . . . 6-31

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6.5.3.5.2 If FC = $1 or $2:. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-31
6.5.3.5.3 If FC = $3: . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-32
6.5.4 DSP PCI Address Register (DPAR) . . . . . . . . . . . . . . . . . 6-32
6.5.4.1 PCI Bus Command (C3-C0) Bits 11-8 . . . . . . . . . . . . . . 6-33
6.5.4.2 PCI Byte Enables (BE3-BE0) Bits 15-12 . . . . . . . . . . . . 6-34
6.5.5 DSP Status Register (DSR) . . . . . . . . . . . . . . . . . . . . . . . . 6-35
6.5.5.1 Host Command Pending (HCP) Bit 0. . . . . . . . . . . . . . . 6-35
6.5.5.2 Slave Transmit Data Request (STRQ) Bit 1. . . . . . . . . . 6-35
6.5.5.3 Slave Receive Data Request (SRRQ) Bit 2 . . . . . . . . . . 6-36
6.5.5.4 Host Flags (HF2-HF0) Bits 5-3. . . . . . . . . . . . . . . . . . . . 6-37
6.5.5.5 HI32 Active (HACT) Bit 23 . . . . . . . . . . . . . . . . . . . . . . . 6-37
6.5.5.6 DSR Reserved Status Bits 22-6. . . . . . . . . . . . . . . . . . . 6-37
6.5.6 DSP PCI Status Register (DPSR). . . . . . . . . . . . . . . . . . . . 6-38
6.5.6.1 PCI Master Wait State (MWS) Bit 0 . . . . . . . . . . . . . . . . 6-39
6.5.6.2 PCI Master Transmit Data Request (MTRQ) Bit 1 . . . . . 6-39
6.5.6.3 PCI Master Receive Data Request (MRRQ) Bit 2 . . . . . 6-40
6.5.6.4 Master Address Request (MARQ) Bit 4 . . . . . . . . . . . . . 6-40
6.5.6.5 Address Parity Error (APER) Bit 5 . . . . . . . . . . . . . . . . . 6-40
6.5.6.6 Data Parity Error (DPER) Bit 6. . . . . . . . . . . . . . . . . . . . 6-41
6.5.6.7 Master Abort (MAB) Bit 7 . . . . . . . . . . . . . . . . . . . . . . . . 6-41
6.5.6.8 Target Abort (TAB) Bit 8. . . . . . . . . . . . . . . . . . . . . . . . . 6-41
6.5.6.9 Target Disconnect (TDIS) Bit 9. . . . . . . . . . . . . . . . . . . . 6-41
6.5.6.10 Target Retry (TRTY) Bit 10. . . . . . . . . . . . . . . . . . . . . . . 6-42
6.5.6.11 PCI Time Out (TO) Bit 11. . . . . . . . . . . . . . . . . . . . . . . . 6-42
6.5.6.12 Host Data Transfer Complete (HDTC) Bit 12. . . . . . . . . 6-42
6.5.6.13 Remaining Data Count (RDC5-RDC0) Bits 21-16 . . . . . 6-43
6.5.6.14 DPSR Reserved Bits 23-22, 15-12 and 3. . . . . . . . . . . . 6-43
6.5.7 Host To DSP Data Path . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-43
6.5.8 DSP Receive Data FIFO (DRXR) . . . . . . . . . . . . . . . . . . . . 6-44
6.5.9 DSP To Host Data Path . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-44
6.5.10 DSP Master Transmit Data Register (DTXM). . . . . . . . . . . 6-45
6.5.11 DSP Slave Transmit Data Register (DTXS) . . . . . . . . . . . . 6-46
6.5.12 DSP Host Port GPIO Data Register (DATH). . . . . . . . . . . . 6-46
6.5.13 DSP Host Port GPIO Direction Register (DIRH). . . . . . . . . 6-47
6.6 HOST SIDE PROGRAMMING MODEL. . . . . . . . . . . . . . . . . . 6-48
6.6.1 HI32 Control Register (HCTR) . . . . . . . . . . . . . . . . . . . . . . 6-54

MOTOROLA DSP56305 User’s Manual vii
6.6.1.1 Transmit Request Enable (TREQ) Bit 1 . . . . . . . . . . . . . 6-55
6.6.1.2 Receive Request Enable (RREQ) Bit 2. . . . . . . . . . . . . . 6-56
6.6.1.3 Host Flags (HF2-HF0) Bits 5 and 3. . . . . . . . . . . . . . . . . 6-57
6.6.1.4 DMA Enable (DMAE) Bit 6 . . . . . . . . . . . . . . . . . . . . . . . 6-57
6.6.1.5 Slave Fetch Type (SFT) Bit 7 . . . . . . . . . . . . . . . . . . . . . 6-58
6.6.1.6 Host Transmit Data Transfer Format (HTF1-HTF0)
Bits 9 and 8. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-59
6.6.1.7 Host Receive Data Transfer Format (HRF1-HRF0)
Bits 11 and 12 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-63
6.6.1.8 Host Semaphores (HS2-HS0) Bits 16 and 14. . . . . . . . . 6-64
6.6.1.9 Target Wait State Disable (TWSD) Bit 19 . . . . . . . . . . . 6-64
6.6.1.10 HCTR Reserved Control
Bits 31-20, 18-17, 13, 10, and 0 . . . . . . . . . . . . . . . . . . . 6-67
6.6.2 HI32 Status Register (HSTR) . . . . . . . . . . . . . . . . . . . . . . . 6-68
6.6.2.1 Transmitter Ready (TRDY) Bit 0 . . . . . . . . . . . . . . . . . . . 6-69
6.6.2.2 Host Transmit Data Request (HTRQ) Bit 1. . . . . . . . . . . 6-69
6.6.2.3 Host Receive Data Request (HRRQ) Bit 2 . . . . . . . . . . . 6-70
6.6.2.4 Host Flags (HF5-HF3) Bits 5, 4 and 3. . . . . . . . . . . . . . . 6-70
6.6.2.5 Host Interrupt A (HINT) Bit 6. . . . . . . . . . . . . . . . . . . . . . 6-70
6.6.2.6 Host Request (HREQ) Bit 7 . . . . . . . . . . . . . . . . . . . . . . 6-71
6.6.2.7 HSTR Reserved Status Bits 31-8 . . . . . . . . . . . . . . . . . . 6-71
6.6.3 Host Command Vector Register (HCVR) . . . . . . . . . . . . . . 6-72
6.6.3.1 Host Command (HC) Bit 0 . . . . . . . . . . . . . . . . . . . . . . . 6-73
6.6.3.2 Host Vector (HV6-HV0) Bits 7-1 . . . . . . . . . . . . . . . . . . . 6-74
6.6.3.3 Host Non-Maskable Interrupt (HNMI) Bit 15 . . . . . . . . . . 6-74
6.6.3.4 HCVR Reserved Bits 31-16, 14-8. . . . . . . . . . . . . . . . . . 6-74
6.6.4 Host Slave Receive Data Register (HRXS). . . . . . . . . . . . . 6-75
6.6.5 Host Master Receive Data Register (HRXM) . . . . . . . . . . . 6-76
6.6.6 Host Transmit Data Register (HTXR) . . . . . . . . . . . . . . . . . 6-76
6.6.7 Device/Vendor ID Configuration Register (CDID/CVID) . . . 6-78
6.6.8 Status/Command Configuration Register (CSTR/CCMR) . . 6-78
6.6.8.1 Memory Space Enable (MSE) Bit 1 . . . . . . . . . . . . . . . . 6-80
6.6.8.2 Bus Master Enable (BM) Bit 2. . . . . . . . . . . . . . . . . . . . . 6-80
6.6.8.3 Parity Error Response (PERR) Bit 6. . . . . . . . . . . . . . . . 6-80
6.6.8.4 Wait Cycle Control (WCC) Bit 7 . . . . . . . . . . . . . . . . . . . 6-80
6.6.8.5 System Error Enable (SERE) Bit 8 . . . . . . . . . . . . . . . . . 6-81

viii DSP56305 User’s Manual MOTOROLA
6.6.8.6 Fast Back-to-Back Capable (FBBC) Bit 23. . . . . . . . . . . 6-81
6.6.8.7 Data Parity Reported (DPR) Bit 24. . . . . . . . . . . . . . . . . 6-81
6.6.8.8 DEVSEL Timing (DST1-DST0) Bits 26 and 25. . . . . . . . 6-81
6.6.8.9 Signaled Target Abort (STA) Bit 27 . . . . . . . . . . . . . . . . 6-81
6.6.8.10 Received Target Abort (RTA) Bit 28. . . . . . . . . . . . . . . . 6-81
6.6.8.11 Received Master Abort (RMA) Bit 29 . . . . . . . . . . . . . . . 6-82
6.6.8.12 Signaled System Error (SSE) Bit 30. . . . . . . . . . . . . . . . 6-82
6.6.8.13 Detected Parity Error (DPE) Bit 31. . . . . . . . . . . . . . . . . 6-82
6.6.8.14 CSTR Reserved Bits 23-16 . . . . . . . . . . . . . . . . . . . . . . 6-82
6.6.8.15 CCMR Reserved Bits 15-10. . . . . . . . . . . . . . . . . . . . . . 6-82
6.6.8.16 CCMR Not Implemented Bits 9, 5-3. . . . . . . . . . . . . . . . 6-82
6.6.9 Class Code/Revision ID Configuration Register
(CCCR/CRID) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-83
6.6.10 Header Type/Latency Timer Configuration Register
(CHTY/CLAT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-84
6.6.10.1 Header Type (HT7-HT0) Bits 23-16 . . . . . . . . . . . . . . . . 6-84
6.6.10.2 Latency Timer (LT7-LT0) Bits 15-8. . . . . . . . . . . . . . . . . 6-85
6.6.10.3 CHTY/CLAT Not Implemented Bits 31-24,7-0 . . . . . . . . 6-85
6.6.11 Memory Space Base Address Configuration Register
(CBMA) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-86
6.6.11.1 Memory Space Indicator (MSI) Bit 0. . . . . . . . . . . . . . . . 6-86
6.6.11.2 Memory Space (MS1-MS0) Bits 2 and 1 . . . . . . . . . . . . 6-87
6.6.11.3 Pre-fetch (PF) Bit 3. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-87
6.6.11.4 Memory Base Address (PM31-PM16) Bits 31-4. . . . . . . 6-87
6.6.11.5 Universal Bus Mode Base Address (GB10-GB3)
Bits 23-16 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-87
6.6.12 Interrupt Line - Interrupt Signal Configuration Register
(CILP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-88
6.7 SELF CONFIGURATION MODE. . . . . . . . . . . . . . . . . . . . . . . 6-89
6.7.1 Self Configuration Procedure for the PCI Mode . . . . . . . . . 6-90
6.7.2 Self Configuration Procedure for the Universal Bus Mode . 6-90
6.8 HOST PORT SIGNALS. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-91
HI32 CONTROL, STATUS AND CONFIGURATION REGISTERS.
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-106
6.9 INTERRUPT VECTORS . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-107
6.10 VIA PROGRAMMING . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-107