ST ST10F276E User manual

May 2013 DocID13284 Rev 2 1/564
UM0404
User manual
High performance ST10F276Z5 and ST10F276E
16-bit microcontrollers
Introduction
This manual describes the functionality of the ST10F276Z5 and ST10F276E devices.
An architectural overview describes the CPU performance, the on-chip system resources,
the on-chip clock generator, the on-chip peripheral blocks and the protected bits.
The operation of the CPU and the on-chip peripherals, and the different operating modes -
such as system reset, power reduction modes, interrupt handling, and system programming
- are described in individual sections.
The explanation of memory configuration has been restricted to that of the internal
addressable memory space. The ST10F276Z5 and ST10F276E Flash configurations are
not discussed in this manual. Refer to the ST10F276Z5 and ST10F276E datasheets for
detailed information (see Appendix B: Document references).
The Special Functional Registers are listed both by name and hexadecimal address. The
instruction set is covered in full in the ST10 Family Programming Manual and is, therefore,
not discussed in this manual. However, software programming feature - including constructs
for modularity, loops, and context switching - are described in Section 27: System
programming on page 525.
The DC and AC electrical specifications of the device and the pin description for each
available package, are not covered in this manual but are listed in the specific device
datasheets.
Before starting on a new design, verify the device characteristics and pinout with an up-to-
date copy of the device datasheet.
The ST10F276Z5 and ST10F276E software and hardware development tools include:
•Compilers (C, C++), macro-assemblers, linkers, locators, library managers, format-
converters from Tasking & Keil
•HLL debuggers
•Real-time operating systems
•In-circuit emulators (based on Bond-out ST chips) from Hitex, Lauterbach, Nohau
•Logic analyzer disassemblers
•Evaluation boards with monitor programs from FORTH
•Industrial embedded Flash programming software from PLS
•Network driver software (CAN)
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Contents UM0404
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Contents
1 Architectural overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
1.1 Basic CPU concepts and optimization . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
1.1.1 High instruction bandwidth / fast execution . . . . . . . . . . . . . . . . . . . . . . 24
1.1.2 High function 8-bit and 16-bit ALU . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
1.1.3 Extended bit processing and peripheral control . . . . . . . . . . . . . . . . . . . 25
1.1.4 High performance branch, call and loop processing . . . . . . . . . . . . . . . 25
1.1.5 Consistent and optimized instruction formats . . . . . . . . . . . . . . . . . . . . 26
1.1.6 Programmable multiple priority interrupt system . . . . . . . . . . . . . . . . . . 27
1.2 On-chip system resources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
1.2.1 Peripheral event control and interrupt control . . . . . . . . . . . . . . . . . . . . 28
1.2.2 Memory areas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
1.2.3 External bus interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
1.3 Clock generator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
1.3.1 PLL operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
1.3.2 Prescaler operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
1.3.3 Direct drive . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
1.3.4 Oscillator watchdog (OWD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
1.4 On-chip peripheral blocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
1.4.1 Peripheral interfaces . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
1.4.2 Peripheral timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
1.4.3 Programming hints . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
1.4.4 Parallel ports . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
1.4.5 Serial channels . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
1.4.6 General purpose timer (GPT) unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
1.4.7 Watchdog timer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
1.4.8 Capture / compare (CAPCOM) units . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
1.4.9 Pulse width modulation unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
1.4.10 A/D converter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
1.4.11 CAN module . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
1.4.12 I2C serial interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
1.5 Real time clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
1.6 Protected bits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
2 Memory organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40

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2.1 Word, byte and bit storage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
2.2 On-chip Flash . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
2.3 IRAM and SFR area . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
2.3.1 System stack . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
2.3.2 General purpose registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
2.3.3 PEC source and destination pointers . . . . . . . . . . . . . . . . . . . . . . . . . . 47
2.3.4 Special function registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
2.4 The on-chip XRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
2.4.1 XRAM access via external masters . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
2.5 External memory space . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
2.6 Crossing memory boundaries . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
3 The central processing unit (CPU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52
3.1 Instruction pipelines . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
3.1.1 Sequential instruction processing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
3.1.2 Standard branch instruction processing . . . . . . . . . . . . . . . . . . . . . . . . . 55
3.1.3 Cache jump instruction processing . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
3.1.4 Particular pipeline effects . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
3.2 Bit-handling and bit-protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
3.3 Instruction execution times . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60
3.4 CPU special function registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
3.4.1 The system configuration register SYSCON . . . . . . . . . . . . . . . . . . . . . 62
3.4.2 X-Peripherals control register (XPERCON) . . . . . . . . . . . . . . . . . . . . . . 65
3.4.3 XPERCON and XPEREMU registers . . . . . . . . . . . . . . . . . . . . . . . . . . 66
3.4.4 Emulation dedicated registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67
3.4.5 The processor status word PSW . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67
3.4.6 The instruction pointer IP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
3.4.7 The code segment pointer CSP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
3.4.8 The data page pointers DPP0, DPP1, DPP2, DPP3 . . . . . . . . . . . . . . . 72
3.4.9 The context pointer CP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73
3.4.10 The stack pointer SP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76
3.4.11 The stack overflow pointer STKOV . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76
3.4.12 The stack underflow pointer STKUN . . . . . . . . . . . . . . . . . . . . . . . . . . . 77
3.4.13 The multiply / divide high register MDH . . . . . . . . . . . . . . . . . . . . . . . . . 78
3.4.14 The multiply / divide low register MDL . . . . . . . . . . . . . . . . . . . . . . . . . . 78
3.4.15 The multiply / divide control register MDC . . . . . . . . . . . . . . . . . . . . . . . 79

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3.4.16 The constant zeros register ZEROS . . . . . . . . . . . . . . . . . . . . . . . . . . . 79
3.4.17 The constant ones register ONES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81
4 Multiply-accumulate unit (MAC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82
4.1 MAC features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82
4.2 MAC operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83
4.2.1 Instruction pipelining . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
4.2.2 Particular pipeline effects with the MAC unit . . . . . . . . . . . . . . . . . . . . . 84
4.2.3 Address generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85
4.2.4 16 x 16 signed/unsigned parallel multiplier . . . . . . . . . . . . . . . . . . . . . . 86
4.2.5 40-bit signed arithmetic unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86
4.2.6 The 40-bit signed accumulator register . . . . . . . . . . . . . . . . . . . . . . . . . 87
4.2.7 The 40-bit adder / subtracter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88
4.2.8 Data limiter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88
4.2.9 The accumulator shifter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89
4.2.10 Repeat unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89
4.2.11 MAC interrupt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90
4.2.12 Number representation & rounding . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90
4.3 MAC register set . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91
4.3.1 Address registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91
4.3.2 Accumulator & control registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91
4.4 MAC instruction set summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94
5 Interrupt and trap functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96
5.1 Interrupt system structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96
5.1.1 Normal interrupt processing and PEC service . . . . . . . . . . . . . . . . . . . 100
5.1.2 Interrupt system register description . . . . . . . . . . . . . . . . . . . . . . . . . . 100
5.1.3 Interrupt control registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
5.1.4 Interrupt priority level and group level . . . . . . . . . . . . . . . . . . . . . . . . . 101
5.1.5 Interrupt control functions in the PSW . . . . . . . . . . . . . . . . . . . . . . . . . 103
5.2 Operation of the PEC channels . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104
5.3 Prioritizing interrupt & PEC service requests . . . . . . . . . . . . . . . . . . . . . 106
5.3.1 Enabling and disabling interrupt requests . . . . . . . . . . . . . . . . . . . . . . 106
5.3.2 Interrupt class management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
5.4 Saving the status during interrupt service . . . . . . . . . . . . . . . . . . . . . . . 108
5.4.1 Context switching . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109

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5.5 Interrupt response times . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .110
5.5.1 PEC response times . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111
5.6 External interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .113
5.6.1 Fast external interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115
5.7 X-peripheral interrupt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .117
5.8 Trap functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 128
5.8.1 Software traps . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129
5.8.2 Hardware traps . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129
5.8.3 External NMI trap . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 131
5.8.4 Stack overflow trap . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 131
5.8.5 Stack underflow trap . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 132
5.8.6 Undefined opcode trap . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 132
5.8.7 MAC interrupt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 132
5.8.8 Protection fault trap . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 132
5.8.9 Illegal word operand access trap . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133
5.8.10 Illegal instruction access trap . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133
5.8.11 Illegal external bus access trap . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133
6 Parallel ports . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134
6.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134
6.1.1 Open drain mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134
6.1.2 Input threshold control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 137
6.1.3 Alternate port functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138
6.2 PORT0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139
6.2.1 Alternate functions of PORT0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 140
6.3 PORT1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
6.3.1 Alternate functions of PORT1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 143
6.3.2 PORT1 analog inputs disturb protection . . . . . . . . . . . . . . . . . . . . . . . 144
6.4 Port2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 146
6.4.1 Alternate functions of Port2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147
6.4.2 External interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 148
6.5 Port3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 150
6.5.1 Alternate functions of Port3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 151
6.6 Port4 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154
6.6.1 Alternate functions of Port4 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155
6.7 Port5 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 161

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6.7.1 Alternate functions of Port5 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162
6.7.2 Port5 analog inputs disturb protection . . . . . . . . . . . . . . . . . . . . . . . . . 163
6.8 Port6 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 164
6.8.1 Alternate functions of Port6 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 165
6.9 Port7 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 169
6.9.1 Alternate functions of Port7 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 169
6.10 Port8 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 172
6.10.1 Alternate functions of Port8 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174
7 Dedicated pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179
8 The external bus interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 181
8.1 Single chip mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 181
8.2 External bus modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 183
8.2.1 Multiplexed bus modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 183
8.2.2 De-multiplexed bus modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 184
8.2.3 Switching between the bus modes . . . . . . . . . . . . . . . . . . . . . . . . . . . 185
8.2.4 External data bus width . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 186
8.2.5 Disable / enable control for pin BHE (BYTDIS) . . . . . . . . . . . . . . . . . . 187
8.2.6 Segment address generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 187
8.2.7 CS signal generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 188
8.2.8 Segment address versus chip select . . . . . . . . . . . . . . . . . . . . . . . . . . 189
8.3 Programmable bus characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190
8.3.1 ALE length control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190
8.3.2 Programmable memory cycle time . . . . . . . . . . . . . . . . . . . . . . . . . . . 191
8.3.3 Programmable memory tri-state time . . . . . . . . . . . . . . . . . . . . . . . . . 192
8.3.4 Read / write signal delay . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193
8.3.5 READY polarity . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 194
8.3.6 READY / READY controlled bus cycles . . . . . . . . . . . . . . . . . . . . . . . . 194
8.3.7 Programmable chip select timing control . . . . . . . . . . . . . . . . . . . . . . . 196
8.4 Controlling the external bus controller . . . . . . . . . . . . . . . . . . . . . . . . . . 196
8.4.1 Definition of address areas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 201
8.4.2 Address window arbitration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 201
8.4.3 Precautions and hints . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203
8.5 EBC idle state . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203
8.6 External bus arbitration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 204

DocID13284 Rev 2 7/564
UM0404 Contents
8.6.1 Connecting bus masters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 204
8.6.2 Entering the hold state . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 205
8.6.3 Exiting the hold state . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 206
8.7 The XBUS interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 207
8.8 EA functionality . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 213
9 The general purpose timer units . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 215
9.1 Timer block GPT1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 215
9.1.1 GPT1 core timer T3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217
9.1.2 GPT1 auxiliary timers T2 and T4 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 224
9.1.3 Interrupt control for GPT1 timers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 231
9.2 Timer block GPT2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 232
9.2.1 GPT2 core timer T6 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 234
9.2.2 Interrupt control for GPT2 timers and CAPREL . . . . . . . . . . . . . . . . . . 244
10 Asynchronous / synchronous serial interface . . . . . . . . . . . . . . . . . . 246
10.1 Asynchronous operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 249
10.2 Synchronous operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251
10.3 Hardware error detection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 253
10.4 ASC0 baud rate generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 253
10.5 ASC0 interrupt control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 254
11 XBUS asynchronous / synchronous serial interface . . . . . . . . . . . . . 257
11.1 Asynchronous operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 261
11.2 Synchronous operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 264
11.3 Hardware error detection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 266
11.4 XASC baud rate generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 266
11.5 XASC interrupt control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 267
12 High-speed synchronous serial interface . . . . . . . . . . . . . . . . . . . . . . 270
12.1 Full-duplex operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 275
12.2 Half duplex operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 278
12.2.1 Port control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 279
12.3 Baud rate generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 280
12.4 Error detection mechanisms . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 281

Contents UM0404
8/564 DocID13284 Rev 2
12.5 SSC interrupt control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 282
13 XBUS high-speed synchronous serial interface . . . . . . . . . . . . . . . . 284
13.1 Full-duplex operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 290
13.2 Half duplex operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 293
13.2.1 Port control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 294
13.3 Baud rate generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 294
13.4 Error detection mechanisms . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 295
13.5 XSSC interrupt control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 296
14 Watchdog timer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 297
14.1 Operation of the watchdog timer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298
15 The bootstrap loader . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 302
15.1 Selection among user-code, standard or alternate bootstrap . . . . . . . . 302
15.2 Standard bootstrap loader . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 303
15.2.1 Entering the standard bootstrap loader . . . . . . . . . . . . . . . . . . . . . . . . 303
15.2.2 ST10 configuration in BSL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 305
15.2.3 Booting steps . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 305
15.2.4 Hardware to activate BSL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 306
15.2.5 Memory configuration in bootstrap loader mode . . . . . . . . . . . . . . . . . 307
15.2.6 Loading the start-up code . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308
15.2.7 Exiting bootstrap loader mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308
15.2.8 Hardware requirements . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 309
15.3 Standard bootstrap with UART (RS232 or K-Line) . . . . . . . . . . . . . . . . . 309
15.3.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 309
15.3.2 Entering bootstrap via UART . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 310
15.3.3 ST10 configuration in UART BSL (RS232 or K-line) . . . . . . . . . . . . . . 310
15.3.4 Loading the start-up code . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 311
15.3.5 Choosing the baud rate for the BSL via UART . . . . . . . . . . . . . . . . . . 312
15.4 Standard bootstrap with CAN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 313
15.4.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 313
15.4.2 Entering the CAN bootstrap loader . . . . . . . . . . . . . . . . . . . . . . . . . . . 314
15.4.3 ST10 configuration in CAN BSL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 315
15.4.4 Loading the start-up code via CAN . . . . . . . . . . . . . . . . . . . . . . . . . . . 315
15.4.5 Choosing the baudrate for the BSL via CAN . . . . . . . . . . . . . . . . . . . . 316

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UM0404 Contents
15.4.6 How to compute the baud rate error . . . . . . . . . . . . . . . . . . . . . . . . . . 318
15.4.7 Bootstrap via CAN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 319
15.5 Comparing the old and the new bootstrap loader . . . . . . . . . . . . . . . . . 319
15.5.1 Software aspects . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 319
15.5.2 Hardware aspects . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 320
15.6 Alternate boot mode (ABM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 320
15.6.1 Activation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 320
15.6.2 Memory mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 320
15.6.3 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 320
15.6.4 ST10 configuration in alternate boot mode . . . . . . . . . . . . . . . . . . . . . 321
15.6.5 Watchdog . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 321
15.6.6 Exiting alternate boot mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 321
15.6.7 Alternate boot user software . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 322
15.6.8 User/alternate mode signature integrity check . . . . . . . . . . . . . . . . . . 322
15.6.9 Alternate boot user software aspects . . . . . . . . . . . . . . . . . . . . . . . . . . 322
15.6.10 EMUCON register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 322
15.6.11 Internal decoding of test modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323
15.6.12 Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323
15.7 Selective boot mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323
16 The capture / compare units . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 326
16.1 CAPCOM timers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 329
16.2 CAPCOM unit timer interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 333
16.3 Capture / compare registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 333
16.3.1 Selection of capture modes and compare modes . . . . . . . . . . . . . . . . 335
16.4 Capture mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 336
16.5 Compare modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 336
16.5.1 Compare mode 0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 337
16.5.2 Compare mode 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 338
16.5.3 Compare mode 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 339
16.5.4 Compare mode 3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 340
16.5.5 Double register compare mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 341
16.6 Capture / compare interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 343
17 Pulse width modulation module . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 345
17.1 Operating modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 347

Contents UM0404
10/564 DocID13284 Rev 2
17.1.1 Mode 0: standard PWM generation (edge aligned PWM) . . . . . . . . . . 347
17.1.2 Mode 1: symmetrical PWM generation (center aligned PWM) . . . . . . 348
17.1.3 Burst mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 349
17.1.4 Single shot mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 350
17.2 PWM module registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 351
17.3 Interrupt request generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354
17.4 PWM output signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 355
18 XBUS pulse width modulation module . . . . . . . . . . . . . . . . . . . . . . . . 357
18.1 Operating modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 359
18.1.1 Mode 0: standard PWM generation (edge aligned PWM) . . . . . . . . . . 359
18.1.2 Mode 1: symmetrical PWM generation (center aligned PWM) . . . . . . 360
18.1.3 Burst mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 361
18.1.4 Single shot mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362
18.2 XPWM module registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 363
18.3 Interrupt request generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 367
18.4 XPWM output signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 368
19 Analog / digital converter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 370
19.1 Mode selection and operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 372
19.1.1 Fixed channel conversion modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375
19.1.2 Auto scan conversion modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 376
19.1.3 Wait for ADDAT read mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 377
19.1.4 Channel injection mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 377
19.1.5 ADC power off (ADOFF) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 380
19.2 Conversion timing control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 381
19.3 A/D converter interrupt control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 382
19.4 Calibration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 383
19.5 A/D conversion accuracy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 383
19.5.1 Total unadjusted error . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 384
19.5.2 Analog reference pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 385
19.5.3 Analog input pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 385
19.5.4 Example of external network sizing . . . . . . . . . . . . . . . . . . . . . . . . . . . 390
20 I2C interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 392
20.1 Main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 392