ST ST10F276E User manual

May 2013 DocID13284 Rev 2 1/564
UM0404
User manual
High performance ST10F276Z5 and ST10F276E
16-bit microcontrollers
Introduction
This manual describes the functionality of the ST10F276Z5 and ST10F276E devices.
An architectural overview describes the CPU performance, the on-chip system resources,
the on-chip clock generator, the on-chip peripheral blocks and the protected bits.
The operation of the CPU and the on-chip peripherals, and the different operating modes -
such as system reset, power reduction modes, interrupt handling, and system programming
- are described in individual sections.
The explanation of memory configuration has been restricted to that of the internal
addressable memory space. The ST10F276Z5 and ST10F276E Flash configurations are
not discussed in this manual. Refer to the ST10F276Z5 and ST10F276E datasheets for
detailed information (see Appendix B: Document references).
The Special Functional Registers are listed both by name and hexadecimal address. The
instruction set is covered in full in the ST10 Family Programming Manual and is, therefore,
not discussed in this manual. However, software programming feature - including constructs
for modularity, loops, and context switching - are described in Section 27: System
programming on page 525.
The DC and AC electrical specifications of the device and the pin description for each
available package, are not covered in this manual but are listed in the specific device
datasheets.
Before starting on a new design, verify the device characteristics and pinout with an up-to-
date copy of the device datasheet.
The ST10F276Z5 and ST10F276E software and hardware development tools include:
•Compilers (C, C++), macro-assemblers, linkers, locators, library managers, format-
converters from Tasking & Keil
•HLL debuggers
•Real-time operating systems
•In-circuit emulators (based on Bond-out ST chips) from Hitex, Lauterbach, Nohau
•Logic analyzer disassemblers
•Evaluation boards with monitor programs from FORTH
•Industrial embedded Flash programming software from PLS
•Network driver software (CAN)
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Contents UM0404
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Contents
1 Architectural overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
1.1 Basic CPU concepts and optimization . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
1.1.1 High instruction bandwidth / fast execution . . . . . . . . . . . . . . . . . . . . . . 24
1.1.2 High function 8-bit and 16-bit ALU . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
1.1.3 Extended bit processing and peripheral control . . . . . . . . . . . . . . . . . . . 25
1.1.4 High performance branch, call and loop processing . . . . . . . . . . . . . . . 25
1.1.5 Consistent and optimized instruction formats . . . . . . . . . . . . . . . . . . . . 26
1.1.6 Programmable multiple priority interrupt system . . . . . . . . . . . . . . . . . . 27
1.2 On-chip system resources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
1.2.1 Peripheral event control and interrupt control . . . . . . . . . . . . . . . . . . . . 28
1.2.2 Memory areas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
1.2.3 External bus interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
1.3 Clock generator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
1.3.1 PLL operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
1.3.2 Prescaler operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
1.3.3 Direct drive . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
1.3.4 Oscillator watchdog (OWD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
1.4 On-chip peripheral blocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
1.4.1 Peripheral interfaces . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
1.4.2 Peripheral timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
1.4.3 Programming hints . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
1.4.4 Parallel ports . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
1.4.5 Serial channels . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
1.4.6 General purpose timer (GPT) unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
1.4.7 Watchdog timer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
1.4.8 Capture / compare (CAPCOM) units . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
1.4.9 Pulse width modulation unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
1.4.10 A/D converter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
1.4.11 CAN module . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
1.4.12 I2C serial interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
1.5 Real time clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
1.6 Protected bits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
2 Memory organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40

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2.1 Word, byte and bit storage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
2.2 On-chip Flash . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
2.3 IRAM and SFR area . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
2.3.1 System stack . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
2.3.2 General purpose registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
2.3.3 PEC source and destination pointers . . . . . . . . . . . . . . . . . . . . . . . . . . 47
2.3.4 Special function registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
2.4 The on-chip XRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
2.4.1 XRAM access via external masters . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
2.5 External memory space . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
2.6 Crossing memory boundaries . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
3 The central processing unit (CPU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52
3.1 Instruction pipelines . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
3.1.1 Sequential instruction processing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
3.1.2 Standard branch instruction processing . . . . . . . . . . . . . . . . . . . . . . . . . 55
3.1.3 Cache jump instruction processing . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
3.1.4 Particular pipeline effects . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
3.2 Bit-handling and bit-protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
3.3 Instruction execution times . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60
3.4 CPU special function registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
3.4.1 The system configuration register SYSCON . . . . . . . . . . . . . . . . . . . . . 62
3.4.2 X-Peripherals control register (XPERCON) . . . . . . . . . . . . . . . . . . . . . . 65
3.4.3 XPERCON and XPEREMU registers . . . . . . . . . . . . . . . . . . . . . . . . . . 66
3.4.4 Emulation dedicated registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67
3.4.5 The processor status word PSW . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67
3.4.6 The instruction pointer IP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
3.4.7 The code segment pointer CSP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
3.4.8 The data page pointers DPP0, DPP1, DPP2, DPP3 . . . . . . . . . . . . . . . 72
3.4.9 The context pointer CP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73
3.4.10 The stack pointer SP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76
3.4.11 The stack overflow pointer STKOV . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76
3.4.12 The stack underflow pointer STKUN . . . . . . . . . . . . . . . . . . . . . . . . . . . 77
3.4.13 The multiply / divide high register MDH . . . . . . . . . . . . . . . . . . . . . . . . . 78
3.4.14 The multiply / divide low register MDL . . . . . . . . . . . . . . . . . . . . . . . . . . 78
3.4.15 The multiply / divide control register MDC . . . . . . . . . . . . . . . . . . . . . . . 79

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3.4.16 The constant zeros register ZEROS . . . . . . . . . . . . . . . . . . . . . . . . . . . 79
3.4.17 The constant ones register ONES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81
4 Multiply-accumulate unit (MAC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82
4.1 MAC features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82
4.2 MAC operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83
4.2.1 Instruction pipelining . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
4.2.2 Particular pipeline effects with the MAC unit . . . . . . . . . . . . . . . . . . . . . 84
4.2.3 Address generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85
4.2.4 16 x 16 signed/unsigned parallel multiplier . . . . . . . . . . . . . . . . . . . . . . 86
4.2.5 40-bit signed arithmetic unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86
4.2.6 The 40-bit signed accumulator register . . . . . . . . . . . . . . . . . . . . . . . . . 87
4.2.7 The 40-bit adder / subtracter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88
4.2.8 Data limiter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88
4.2.9 The accumulator shifter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89
4.2.10 Repeat unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89
4.2.11 MAC interrupt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90
4.2.12 Number representation & rounding . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90
4.3 MAC register set . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91
4.3.1 Address registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91
4.3.2 Accumulator & control registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91
4.4 MAC instruction set summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94
5 Interrupt and trap functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96
5.1 Interrupt system structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96
5.1.1 Normal interrupt processing and PEC service . . . . . . . . . . . . . . . . . . . 100
5.1.2 Interrupt system register description . . . . . . . . . . . . . . . . . . . . . . . . . . 100
5.1.3 Interrupt control registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
5.1.4 Interrupt priority level and group level . . . . . . . . . . . . . . . . . . . . . . . . . 101
5.1.5 Interrupt control functions in the PSW . . . . . . . . . . . . . . . . . . . . . . . . . 103
5.2 Operation of the PEC channels . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104
5.3 Prioritizing interrupt & PEC service requests . . . . . . . . . . . . . . . . . . . . . 106
5.3.1 Enabling and disabling interrupt requests . . . . . . . . . . . . . . . . . . . . . . 106
5.3.2 Interrupt class management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
5.4 Saving the status during interrupt service . . . . . . . . . . . . . . . . . . . . . . . 108
5.4.1 Context switching . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109

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5.5 Interrupt response times . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .110
5.5.1 PEC response times . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111
5.6 External interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .113
5.6.1 Fast external interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115
5.7 X-peripheral interrupt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .117
5.8 Trap functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 128
5.8.1 Software traps . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129
5.8.2 Hardware traps . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129
5.8.3 External NMI trap . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 131
5.8.4 Stack overflow trap . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 131
5.8.5 Stack underflow trap . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 132
5.8.6 Undefined opcode trap . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 132
5.8.7 MAC interrupt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 132
5.8.8 Protection fault trap . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 132
5.8.9 Illegal word operand access trap . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133
5.8.10 Illegal instruction access trap . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133
5.8.11 Illegal external bus access trap . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133
6 Parallel ports . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134
6.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134
6.1.1 Open drain mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134
6.1.2 Input threshold control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 137
6.1.3 Alternate port functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138
6.2 PORT0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139
6.2.1 Alternate functions of PORT0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 140
6.3 PORT1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
6.3.1 Alternate functions of PORT1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 143
6.3.2 PORT1 analog inputs disturb protection . . . . . . . . . . . . . . . . . . . . . . . 144
6.4 Port2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 146
6.4.1 Alternate functions of Port2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147
6.4.2 External interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 148
6.5 Port3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 150
6.5.1 Alternate functions of Port3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 151
6.6 Port4 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154
6.6.1 Alternate functions of Port4 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155
6.7 Port5 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 161

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6.7.1 Alternate functions of Port5 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162
6.7.2 Port5 analog inputs disturb protection . . . . . . . . . . . . . . . . . . . . . . . . . 163
6.8 Port6 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 164
6.8.1 Alternate functions of Port6 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 165
6.9 Port7 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 169
6.9.1 Alternate functions of Port7 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 169
6.10 Port8 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 172
6.10.1 Alternate functions of Port8 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174
7 Dedicated pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179
8 The external bus interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 181
8.1 Single chip mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 181
8.2 External bus modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 183
8.2.1 Multiplexed bus modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 183
8.2.2 De-multiplexed bus modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 184
8.2.3 Switching between the bus modes . . . . . . . . . . . . . . . . . . . . . . . . . . . 185
8.2.4 External data bus width . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 186
8.2.5 Disable / enable control for pin BHE (BYTDIS) . . . . . . . . . . . . . . . . . . 187
8.2.6 Segment address generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 187
8.2.7 CS signal generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 188
8.2.8 Segment address versus chip select . . . . . . . . . . . . . . . . . . . . . . . . . . 189
8.3 Programmable bus characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190
8.3.1 ALE length control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190
8.3.2 Programmable memory cycle time . . . . . . . . . . . . . . . . . . . . . . . . . . . 191
8.3.3 Programmable memory tri-state time . . . . . . . . . . . . . . . . . . . . . . . . . 192
8.3.4 Read / write signal delay . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193
8.3.5 READY polarity . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 194
8.3.6 READY / READY controlled bus cycles . . . . . . . . . . . . . . . . . . . . . . . . 194
8.3.7 Programmable chip select timing control . . . . . . . . . . . . . . . . . . . . . . . 196
8.4 Controlling the external bus controller . . . . . . . . . . . . . . . . . . . . . . . . . . 196
8.4.1 Definition of address areas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 201
8.4.2 Address window arbitration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 201
8.4.3 Precautions and hints . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203
8.5 EBC idle state . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203
8.6 External bus arbitration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 204

DocID13284 Rev 2 7/564
UM0404 Contents
8.6.1 Connecting bus masters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 204
8.6.2 Entering the hold state . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 205
8.6.3 Exiting the hold state . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 206
8.7 The XBUS interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 207
8.8 EA functionality . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 213
9 The general purpose timer units . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 215
9.1 Timer block GPT1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 215
9.1.1 GPT1 core timer T3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217
9.1.2 GPT1 auxiliary timers T2 and T4 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 224
9.1.3 Interrupt control for GPT1 timers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 231
9.2 Timer block GPT2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 232
9.2.1 GPT2 core timer T6 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 234
9.2.2 Interrupt control for GPT2 timers and CAPREL . . . . . . . . . . . . . . . . . . 244
10 Asynchronous / synchronous serial interface . . . . . . . . . . . . . . . . . . 246
10.1 Asynchronous operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 249
10.2 Synchronous operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251
10.3 Hardware error detection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 253
10.4 ASC0 baud rate generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 253
10.5 ASC0 interrupt control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 254
11 XBUS asynchronous / synchronous serial interface . . . . . . . . . . . . . 257
11.1 Asynchronous operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 261
11.2 Synchronous operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 264
11.3 Hardware error detection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 266
11.4 XASC baud rate generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 266
11.5 XASC interrupt control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 267
12 High-speed synchronous serial interface . . . . . . . . . . . . . . . . . . . . . . 270
12.1 Full-duplex operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 275
12.2 Half duplex operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 278
12.2.1 Port control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 279
12.3 Baud rate generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 280
12.4 Error detection mechanisms . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 281

Contents UM0404
8/564 DocID13284 Rev 2
12.5 SSC interrupt control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 282
13 XBUS high-speed synchronous serial interface . . . . . . . . . . . . . . . . 284
13.1 Full-duplex operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 290
13.2 Half duplex operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 293
13.2.1 Port control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 294
13.3 Baud rate generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 294
13.4 Error detection mechanisms . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 295
13.5 XSSC interrupt control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 296
14 Watchdog timer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 297
14.1 Operation of the watchdog timer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298
15 The bootstrap loader . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 302
15.1 Selection among user-code, standard or alternate bootstrap . . . . . . . . 302
15.2 Standard bootstrap loader . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 303
15.2.1 Entering the standard bootstrap loader . . . . . . . . . . . . . . . . . . . . . . . . 303
15.2.2 ST10 configuration in BSL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 305
15.2.3 Booting steps . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 305
15.2.4 Hardware to activate BSL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 306
15.2.5 Memory configuration in bootstrap loader mode . . . . . . . . . . . . . . . . . 307
15.2.6 Loading the start-up code . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308
15.2.7 Exiting bootstrap loader mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308
15.2.8 Hardware requirements . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 309
15.3 Standard bootstrap with UART (RS232 or K-Line) . . . . . . . . . . . . . . . . . 309
15.3.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 309
15.3.2 Entering bootstrap via UART . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 310
15.3.3 ST10 configuration in UART BSL (RS232 or K-line) . . . . . . . . . . . . . . 310
15.3.4 Loading the start-up code . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 311
15.3.5 Choosing the baud rate for the BSL via UART . . . . . . . . . . . . . . . . . . 312
15.4 Standard bootstrap with CAN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 313
15.4.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 313
15.4.2 Entering the CAN bootstrap loader . . . . . . . . . . . . . . . . . . . . . . . . . . . 314
15.4.3 ST10 configuration in CAN BSL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 315
15.4.4 Loading the start-up code via CAN . . . . . . . . . . . . . . . . . . . . . . . . . . . 315
15.4.5 Choosing the baudrate for the BSL via CAN . . . . . . . . . . . . . . . . . . . . 316

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UM0404 Contents
15.4.6 How to compute the baud rate error . . . . . . . . . . . . . . . . . . . . . . . . . . 318
15.4.7 Bootstrap via CAN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 319
15.5 Comparing the old and the new bootstrap loader . . . . . . . . . . . . . . . . . 319
15.5.1 Software aspects . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 319
15.5.2 Hardware aspects . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 320
15.6 Alternate boot mode (ABM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 320
15.6.1 Activation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 320
15.6.2 Memory mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 320
15.6.3 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 320
15.6.4 ST10 configuration in alternate boot mode . . . . . . . . . . . . . . . . . . . . . 321
15.6.5 Watchdog . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 321
15.6.6 Exiting alternate boot mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 321
15.6.7 Alternate boot user software . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 322
15.6.8 User/alternate mode signature integrity check . . . . . . . . . . . . . . . . . . 322
15.6.9 Alternate boot user software aspects . . . . . . . . . . . . . . . . . . . . . . . . . . 322
15.6.10 EMUCON register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 322
15.6.11 Internal decoding of test modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323
15.6.12 Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323
15.7 Selective boot mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323
16 The capture / compare units . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 326
16.1 CAPCOM timers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 329
16.2 CAPCOM unit timer interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 333
16.3 Capture / compare registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 333
16.3.1 Selection of capture modes and compare modes . . . . . . . . . . . . . . . . 335
16.4 Capture mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 336
16.5 Compare modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 336
16.5.1 Compare mode 0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 337
16.5.2 Compare mode 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 338
16.5.3 Compare mode 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 339
16.5.4 Compare mode 3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 340
16.5.5 Double register compare mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 341
16.6 Capture / compare interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 343
17 Pulse width modulation module . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 345
17.1 Operating modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 347

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17.1.1 Mode 0: standard PWM generation (edge aligned PWM) . . . . . . . . . . 347
17.1.2 Mode 1: symmetrical PWM generation (center aligned PWM) . . . . . . 348
17.1.3 Burst mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 349
17.1.4 Single shot mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 350
17.2 PWM module registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 351
17.3 Interrupt request generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354
17.4 PWM output signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 355
18 XBUS pulse width modulation module . . . . . . . . . . . . . . . . . . . . . . . . 357
18.1 Operating modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 359
18.1.1 Mode 0: standard PWM generation (edge aligned PWM) . . . . . . . . . . 359
18.1.2 Mode 1: symmetrical PWM generation (center aligned PWM) . . . . . . 360
18.1.3 Burst mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 361
18.1.4 Single shot mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362
18.2 XPWM module registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 363
18.3 Interrupt request generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 367
18.4 XPWM output signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 368
19 Analog / digital converter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 370
19.1 Mode selection and operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 372
19.1.1 Fixed channel conversion modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375
19.1.2 Auto scan conversion modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 376
19.1.3 Wait for ADDAT read mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 377
19.1.4 Channel injection mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 377
19.1.5 ADC power off (ADOFF) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 380
19.2 Conversion timing control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 381
19.3 A/D converter interrupt control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 382
19.4 Calibration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 383
19.5 A/D conversion accuracy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 383
19.5.1 Total unadjusted error . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 384
19.5.2 Analog reference pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 385
19.5.3 Analog input pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 385
19.5.4 Example of external network sizing . . . . . . . . . . . . . . . . . . . . . . . . . . . 390
20 I2C interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 392
20.1 Main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 392

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UM0404 Contents
20.2 General description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 393
20.2.1 Mode selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 393
20.2.2 Communication flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 393
20.2.3 SDA/SCL line control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 394
20.3 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 395
20.3.1 Slave mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 395
20.3.2 Master mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 397
20.4 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 400
20.5 Register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 403
21 CAN modules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 410
21.1 Memory and pin mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 410
21.1.1 CAN1 mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 410
21.1.2 CAN2 mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 410
21.1.3 Register summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 410
21.2 Interrupt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 413
21.3 Configuration support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 413
21.3.1 Configuration examples . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 414
21.4 Clock Prescaling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 416
21.5 CAN module: functional overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 417
21.6 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 418
21.7 Operating modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 418
21.7.1 Software initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 418
21.7.2 CAN message transfer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 419
21.7.3 Disabled automatic re-transmission . . . . . . . . . . . . . . . . . . . . . . . . . . . 419
21.7.4 Test mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 420
21.7.5 Silent mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 420
21.7.6 Loop back mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 420
21.7.7 Loop back combined with silent mode . . . . . . . . . . . . . . . . . . . . . . . . . 421
21.7.8 Basic mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 422
21.7.9 Software control of pin CAN_TxD . . . . . . . . . . . . . . . . . . . . . . . . . . . . 422
21.8 Programmer’s model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 422
21.8.1 Hardware reset description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 424
21.8.2 CAN protocol related registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 424
21.8.3 Message interface register sets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 429
21.8.4 Message handler registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 441

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21.9 CAN application . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 444
21.9.1 Management of message objects . . . . . . . . . . . . . . . . . . . . . . . . . . . . 444
21.9.2 Message handler state machine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 445
21.9.3 Configuration of a transmit object . . . . . . . . . . . . . . . . . . . . . . . . . . . . 448
21.9.4 Updating a transmit object . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 448
21.9.5 Configuration of a receive object . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 448
21.9.6 Handling of received messages . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 449
21.9.7 Configuration of a FIFO buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 449
21.9.8 Reception of messages with FIFO buffers . . . . . . . . . . . . . . . . . . . . . . 450
21.9.9 Handling of interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 451
21.9.10 Configuration of the bit timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 452
22 Real time clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 464
22.1 RTC registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466
22.1.1 RTCCON: RTC control register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466
22.1.2 RTCPH & RTCPL: RTC prescaler registers . . . . . . . . . . . . . . . . . . . . 467
22.1.3 RTCDH & RTCDL: RTC divider counters . . . . . . . . . . . . . . . . . . . . . . 468
22.1.4 RTCH & RTCL: RTC programmable counter registers . . . . . . . . . . . . 469
22.1.5 RTCAH & RTCAL: RTC alarm registers . . . . . . . . . . . . . . . . . . . . . . . 469
22.2 Programming the RTC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 470
23 System reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472
23.1 Input filter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472
23.2 Asynchronous reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472
23.3 Synchronous reset (warm reset) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 477
23.4 Software reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 483
23.5 Watchdog timer reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484
23.6 Bidirectional reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 486
23.7 Reset circuitry . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 490
23.8 Reset application examples . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 492
23.9 Reset summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 495
23.9.1 System start-up configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496
24 Power reduction modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 502
24.1 Idle mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 503
24.2 Power down mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 504

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UM0404 Contents
24.2.1 Protected power down mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 506
24.2.2 Interruptible power down mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 506
24.3 Stand-by mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 509
24.3.1 Entering stand-by mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 510
24.3.2 Exiting stand-by mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 511
24.3.3 Real time clock and stand-by mode . . . . . . . . . . . . . . . . . . . . . . . . . . . 511
24.4 Output pin status . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .511
25 Programmable output clock divider . . . . . . . . . . . . . . . . . . . . . . . . . . 514
26 Register set . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 515
26.1 Register description format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 515
26.2 General purpose registers (GPRs) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 516
26.3 Special function registers ordered by name . . . . . . . . . . . . . . . . . . . . . . 517
26.4 Special function registers ordered by address . . . . . . . . . . . . . . . . . . . . 524
26.5 X-Registers ordered by name . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 531
26.6 X-Registers ordered by address . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 536
26.7 Flash registers ordered by name . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 541
26.8 Flash registers ordered by address . . . . . . . . . . . . . . . . . . . . . . . . . . . . 541
26.9 Special notes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 542
26.10 Identification registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 543
27 System programming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 545
27.1 Stack operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 547
27.2 Register banking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 551
27.3 Procedure call entry and exit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 551
27.4 Table searching . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 553
27.5 Peripheral control and interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 554
27.6 Floating point support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 554
27.7 Trap / interrupt entry and exit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 554
27.8 Inseparable instruction sequences . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 555
27.9 Overriding the DPP addressing mechanism . . . . . . . . . . . . . . . . . . . . . 555
27.10 Handling the internal Flash . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 556
27.11 Pits, traps and mines . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 558

Contents UM0404
14/564 DocID13284 Rev 2
Appendix A Abbreviations. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 559
Appendix B Document references . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 560
Revision history . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 561

DocID13284 Rev 2 15/564
UM0404 List of tables
List of tables
Table 1. Protected bit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
Table 2. Segment 8 address range mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
Table 3. 512 Kbyte IFlash memory block organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
Table 4. 320 Kbyte XFlash memory block organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
Table 5. Stack size . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
Table 6. Mapping of general purpose registers to RAM addresses . . . . . . . . . . . . . . . . . . . . . . . . . 47
Table 7. Minimum execution times . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
Table 8. Stack size . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64
Table 9. Shift right rounding error evaluation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69
Table 10. Pointer post-modification combinations for IDXi and Rwn . . . . . . . . . . . . . . . . . . . . . . . . . 85
Table 11. Parallel data move addressing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86
Table 12. Limiter output using CoSTORE instruction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88
Table 13. MAC register address in CoReg addressing mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94
Table 14. MAC instruction set summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94
Table 15. Interrupt and PEC service request sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
Table 16. Vector locations and status for hardware traps . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99
Table 17. PEC control register addresses . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104
Table 18. Example of software controlled interrupt classes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
Table 19. Pins to be used as external interrupt inputs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114
Table 20. X-Interrupt detailed mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118
Table 21. Trap priorities . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 128
Table 22. Port2 alternate functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 149
Table 23. Port3 alternative functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152
Table 24. Port4 alternate functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 156
Table 25. Port5 alternate functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162
Table 26. Port6 alternate functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 166
Table 27. Port7 alternate functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 170
Table 28. Port8 alternate functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 175
Table 29. Summary of dedicated pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179
Table 30. Definition of address areas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 201
Table 31. Status of the external bus interface during EBC idle state . . . . . . . . . . . . . . . . . . . . . . . . 203
Table 32. Definition of XBUS address areas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208
Table 33. GPT1 core timer T3 count direction control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 218
Table 34. GPT1 timer resolutions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 220
Table 35. GPT1 core timer T3 (counter mode) input edge selection . . . . . . . . . . . . . . . . . . . . . . . . 221
Table 36. GPT1 core timer T3 (incremental interface mode) input edge selection. . . . . . . . . . . . . . 222
Table 37. GPT1 auxiliary timer (counter mode) input edge selection . . . . . . . . . . . . . . . . . . . . . . . . 226
Table 38. GPT2 core timer T6 count direction control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235
Table 39. GPT2 timer resolution . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 237
Table 40. GPT2 core timer T6 (counter mode) input edge selection . . . . . . . . . . . . . . . . . . . . . . . . 238
Table 41. GPT2 auxiliary timer (counter mode) input edge selection . . . . . . . . . . . . . . . . . . . . . . . . 240
Table 42. WDTCON bits value on different resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 299
Table 43. WDTREL reload value . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 300
Table 44. Reset events summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 300
Table 45. ST10F276x boot mode selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 303
Table 46. Ranges of timer contents versus BRP value . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 317
Table 47. Software topics summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 319
Table 48. Hardware topics summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 320

List of tables UM0404
16/564 DocID13284 Rev 2
Table 49. Summary of compare modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 337
Table 50. Register pairs for double-register compare mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 341
Table 51. CAPCOM unit interrupt control register addresses. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 344
Table 52. PWM frequencies . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 352
Table 53. PWM module channel specific register addresses . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 353
Table 54. XPWM frequencies . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 364
Table 55. XPWM module channel specific register addresses. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 365
Table 56. ADC sampling and conversion timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 382
Table 57. Interrupt event summary. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 401
Table 58. CAN1 register mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 411
Table 59. CAN2 register mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 412
Table 60. C-CAN register memory space summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 423
Table 61. IF1 and IF2 message interface register sets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 429
Table 62. Parameters of the CAN bit time . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 453
Table 63. Reset event definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472
Table 64. Reset events summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 495
Table 65. PORT0 latched configuration for the different reset events . . . . . . . . . . . . . . . . . . . . . . . 497
Table 66. Power reduction modes summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 503
Table 67. Output pin state during Idle and power down modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . 512
Table 68. General purpose registers (GPRs) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 516
Table 69. General purpose registers (GPRs) bit wise addressing . . . . . . . . . . . . . . . . . . . . . . . . . . 516
Table 70. Special function registers ordered by name . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 517
Table 71. Special function registers ordered by address . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 524
Table 72. X-Registers ordered by name . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 531
Table 73. X-Registers ordered by address . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 536
Table 74. Flash registers ordered by name . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 541
Table 75. Flash registers ordered by address . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 541
Table 76. Stack size selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 548
Table 77. Document revision history . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 561

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UM0404 List of figures
List of figures
Figure 1. ST10F276x functional block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
Figure 2. CPU block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
Figure 3. Clock block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
Figure 4. ST10F276 memory mapping (user mode: Flash Read operation) . . . . . . . . . . . . . . . . . . . 41
Figure 5. Storage of words, bytes and bits in a byte organized memory . . . . . . . . . . . . . . . . . . . . . . 42
Figure 6. On-chip RAM and SFR/ESFR areas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
Figure 7. Location of the PEC pointers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
Figure 8. CPU block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
Figure 9. Sequential instruction pipelining . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
Figure 10. Standard branch instruction pipelining . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
Figure 11. Cache jump instruction pipelining . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
Figure 12. Addressing via the code segment pointer. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
Figure 13. Addressing via the data page pointers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73
Figure 14. Register bank selection via register CP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75
Figure 15. Implicit CP use by short GPR addressing modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75
Figure 16. MAC architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83
Figure 17. Example of parallel data move . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86
Figure 18. Pipeline diagram for MAC interrupt response time . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90
Figure 19. Priority levels and PEC channels . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102
Figure 20. Mapping of PEC pointers into the IRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106
Figure 21. Task status saved on the system stack . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109
Figure 22. Pipeline diagram for interrupt response time . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110
Figure 23. Pipeline diagram for PEC response time . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112
Figure 24. X-Interrupt basic structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118
Figure 25. SFRs, XBUS registers and pins associated with the parallel ports. . . . . . . . . . . . . . . . . . 136
Figure 26. Output drivers in push-pull mode and in open drain mode . . . . . . . . . . . . . . . . . . . . . . . . 137
Figure 27. Hysteresis concept . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138
Figure 28. PORT0 I/O and alternate functions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141
Figure 29. Block diagram of a PORT0 pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
Figure 30. PORT1 I/O and alternate functions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144
Figure 31. Block diagram of input section of a P1L pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145
Figure 32. Block diagram of a PORT1 pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 146
Figure 33. Port2 I/O and alternate functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 149
Figure 34. Block diagram of a Port2 pin. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 150
Figure 35. Port3 I/O and alternate functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152
Figure 36. Block diagram of a Port3 pin. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 153
Figure 37. Block diagram of P3.15 (CLKOUT) and P3.12 (BHE/WRH) pins . . . . . . . . . . . . . . . . . . . 154
Figure 38. Port4 I/O and alternate functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 156
Figure 39. Block diagram of Port4 pins 3...0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157
Figure 40. Block diagram of P4.4 pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 158
Figure 41. Block diagram of P4.5 pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159
Figure 42. Block diagram of P4.6 pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 160
Figure 43. Block diagram of P4.7 pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 161
Figure 44. Port5 I/O and alternate functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 163
Figure 45. Block diagram of a Port5 pin. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 163
Figure 46. Port6 I/O and alternate functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 166
Figure 47. Block diagram of Port6 pins 4...0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 167
Figure 48. Block diagram of P6.5 pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 168

List of figures UM0404
18/564 DocID13284 Rev 2
Figure 49. Port7 I/O and alternate functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 170
Figure 50. Block diagram of Port7 pins 3...0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 171
Figure 51. Block diagram of Port7 pins 7...4 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 172
Figure 52. Port8 I/O and alternate functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 175
Figure 53. Block diagram of Port8 pins 3...0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 176
Figure 54. Block diagram of P8.4 and P8.5 pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 177
Figure 55. Block diagram of P8.6 pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 178
Figure 56. RPD external RC circuit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 180
Figure 57. SFRs and port pins associated with the external bus interface . . . . . . . . . . . . . . . . . . . . 182
Figure 58. Multiplexed bus cycle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 184
Figure 59. De-multiplexed bus cycle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185
Figure 60. Switching from de-multiplexed to multiplexed bus mode . . . . . . . . . . . . . . . . . . . . . . . . . 187
Figure 61. Programmable external bus cycle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190
Figure 62. ALE length control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 191
Figure 63. Memory cycle time . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 192
Figure 64. Memory tri-state time . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193
Figure 65. Read / write delay . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 194
Figure 66. READY/READY controlled bus cycles . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 195
Figure 67. Chip select delay . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 196
Figure 68. Address window arbitration. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 202
Figure 69. Sharing external resources using slave mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 205
Figure 70. External bus arbitration, releasing the bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 206
Figure 71. External bus arbitration, (regaining the bus) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 207
Figure 72. Memory mapping (User mode: Flash read operations / XADRS = 800Bh) . . . . . . . . . . . 210
Figure 73. Memory mapping (User mode: Flash read operations / XADRS = C00Ah) . . . . . . . . . . . 211
Figure 74. EA / VSTBY external circuit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 214
Figure 75. SFRs and port pins associated with timer block GPT1. . . . . . . . . . . . . . . . . . . . . . . . . . . 216
Figure 76. GPT1 block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217
Figure 77. Core timer T3 in timer mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219
Figure 78. Core timer T3 in gated timer mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221
Figure 79. Core timer T3 in counter mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221
Figure 80. Core timer T3 in incremental interface mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222
Figure 81. Connection of the encoder to the ST10F276 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 223
Figure 82. Evaluation of the incremental encoder signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 224
Figure 83. Evaluation of the incremental encoder signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 224
Figure 84. Auxiliary timer in counter mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 226
Figure 85. Concatenation of core timer T3 and an auxiliary timer . . . . . . . . . . . . . . . . . . . . . . . . . . . 228
Figure 86. GPT1 auxiliary timer in reload mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 228
Figure 87. GPT1 timer reload configuration for PWM generation . . . . . . . . . . . . . . . . . . . . . . . . . . . 230
Figure 88. GPT1 auxiliary timer in capture mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 231
Figure 89. SFRs and port pins associated with timer block GPT2. . . . . . . . . . . . . . . . . . . . . . . . . . . 233
Figure 90. GPT2 block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 234
Figure 91. Block diagram of core timer T6 in timer mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 236
Figure 92. Block diagram of core timer T6 in gated timer mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . 237
Figure 93. Block diagram of core timer T6 in counter mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 238
Figure 94. Block diagram of auxiliary timer T5 in counter mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . 240
Figure 95. Concatenation of core timer T6 and auxiliary timer T5 . . . . . . . . . . . . . . . . . . . . . . . . . . . 242
Figure 96. GPT2 register CAPREL in capture mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 242
Figure 97. GPT2 register CAPREL in reload mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243
Figure 98. GPT2 register CAPREL in capture-and-reload mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . 244
Figure 99. SFRs and port pins associated with ASC0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 246
Figure 100. Asynchronous mode of serial channel ASC0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 249

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UM0404 List of figures
Figure 101. Asynchronous 8-bit data frames . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250
Figure 102. Asynchronous 9-bit data frames . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251
Figure 103. Synchronous mode of serial channel ASC0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 252
Figure 104. ASC0 interrupt generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 256
Figure 105. XBUS registers and port pins associated with XASC . . . . . . . . . . . . . . . . . . . . . . . . . . . . 258
Figure 106. Asynchronous mode of serial channel XASC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 262
Figure 107. Asynchronous 8-bit data frames . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 262
Figure 108. Asynchronous 9-bit data frames . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 264
Figure 109. Synchronous mode of serial channel XASC. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 265
Figure 110. XASC interrupt generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 269
Figure 111. SFRs and port pins associated with the SSC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 271
Figure 112. Synchronous serial channel SSC block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 272
Figure 113. Serial clock phase and polarity options . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 276
Figure 114. SSC full duplex configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 276
Figure 115. SSC half duplex configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 279
Figure 116. SSC error interrupt control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 282
Figure 117. XBUS registers and port pins associated with the XSSC . . . . . . . . . . . . . . . . . . . . . . . . . 285
Figure 118. Synchronous serial channel XSSC block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 286
Figure 119. Serial clock phase and polarity options . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 290
Figure 120. XSSC full duplex configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 291
Figure 121. XSSC half duplex configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 293
Figure 122. SFRs and port pins associated with the watchdog timer . . . . . . . . . . . . . . . . . . . . . . . . . 297
Figure 123. Watchdog timer block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 297
Figure 124. ST10F276x new standard bootstrap loader program flow . . . . . . . . . . . . . . . . . . . . . . . . 304
Figure 125. Booting steps for ST10F276 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 306
Figure 126. Hardware provisions to activate the BSL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307
Figure 127. Memory configuration after reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308
Figure 128. UART bootstrap loader sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 310
Figure 129. Baudrate deviation between host and ST10F276. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 312
Figure 130. CAN bootstrap loader sequence. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 313
Figure 131. Bitrate measurement over a predefined zero-frame . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 316
Figure 132. Reset boot sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 325
Figure 133. SFRs and Port Pins associated with the CAPCOM units . . . . . . . . . . . . . . . . . . . . . . . . . 327
Figure 134. CAPCOM unit block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 329
Figure 135. Block diagram of CAPCOM timers T0 and T7 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330
Figure 136. Block diagram of CAPCOM timers T1 and T8 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330
Figure 137. Capture mode block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 336
Figure 138. Compare mode 0 and 1 block diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 338
Figure 139. Timing example for compare modes 0 and 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 339
Figure 140. Compare mode 2 and 3 block diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 340
Figure 141. Timing example for compare modes 2 and 3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 340
Figure 142. Double register compare mode block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 342
Figure 143. Timing example for double register compare mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 343
Figure 144. SFRs and port pins associated with the PWM module . . . . . . . . . . . . . . . . . . . . . . . . . . . 346
Figure 145. PWM channel block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 347
Figure 146. Operation and output waveform in mode 0. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348
Figure 147. Operation and output waveform in mode 1. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 349
Figure 148. Operation and output waveform in burst mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 350
Figure 149. Operation and output waveform in single shot mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . 351
Figure 150. PWM output signal generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 356
Figure 151. XBUS registers and port pins associated with the XPWM module . . . . . . . . . . . . . . . . . . 358
Figure 152. XPWM channel block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 359

List of figures UM0404
20/564 DocID13284 Rev 2
Figure 153. Operation and output waveform in mode 0. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 360
Figure 154. Operation and output waveform in mode 1. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 361
Figure 155. Operation and output waveform in burst mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362
Figure 156. Operation and output waveform in single shot mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . 363
Figure 157. XPWM output signal generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 369
Figure 158. SFRs, XBUS registers and port pins associated with the A/D converter . . . . . . . . . . . . . 371
Figure 159. Analog / digital converter block diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 372
Figure 160. Auto scan conversion mode example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 376
Figure 161. Wait for read mode example. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 377
Figure 162. Channel injection example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 379
Figure 163. Channel injection example with wait for read . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 380
Figure 164. A/D conversion characteristic . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 385
Figure 165. A/D converter input pins scheme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 386
Figure 166. Charge sharing timing diagram during sampling phase . . . . . . . . . . . . . . . . . . . . . . . . . . 387
Figure 167. Anti-aliasing filter and conversion rate . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 389
Figure 168. I2C bus protocol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 393
Figure 169. I2C interface block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 395
Figure 170. Transfer sequencing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 399
Figure 171. Event flags and interrupt generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 401
Figure 172. Connection to single CAN bus via separate CAN transceivers . . . . . . . . . . . . . . . . . . . . 415
Figure 173. Connection to single CAN bus via one common transceiver . . . . . . . . . . . . . . . . . . . . . . 415
Figure 174. Connection to two different CAN buses (e.g. for gateway application). . . . . . . . . . . . . . . 416
Figure 175. Connection to one CAN bus with internal parallel mode enabled. . . . . . . . . . . . . . . . . . . 416
Figure 176. Block diagram of the C-CAN. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 418
Figure 177. CAN core in silent mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 420
Figure 178. CAN core in loop back mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 421
Figure 179. CAN core in loop back combined with silent mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 421
Figure 180. Data transfer between IFx registers and message RAM . . . . . . . . . . . . . . . . . . . . . . . . . 446
Figure 181. CPU handling of a FIFO buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 451
Figure 182. Bit timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 453
Figure 183. The propagation time segment . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 454
Figure 184. Synchronization on “late” and “early” edges . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 456
Figure 185. Filtering of short dominant spikes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 457
Figure 186. Structure of the CAN Core’s CAN protocol controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . 461
Figure 187. SFRs associated with the RTC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 465
Figure 188. XBUS registers associated with the RTC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 465
Figure 189. RTC block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466
Figure 190. Prescaler register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 468
Figure 191. Divider counters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 469
Figure 192. Asynchronous power-on RESET (EA = 1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 474
Figure 193. Asynchronous power-on RESET (EA = 0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 475
Figure 194. Asynchronous hardware RESET (EA = 1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 476
Figure 195. Asynchronous hardware RESET (EA = 0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 477
Figure 196. Synchronous short / long hardware RESET (EA = 1). . . . . . . . . . . . . . . . . . . . . . . . . . . . 480
Figure 197. Synchronous short / long hardware RESET (EA = 0). . . . . . . . . . . . . . . . . . . . . . . . . . . . 481
Figure 198. Synchronous long hardware RESET (EA = 1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 482
Figure 199. Synchronous long hardware RESET (EA = 0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 483
Figure 200. SW / WDT unidirectional RESET (EA = 1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 485
Figure 201. SW / WDT unidirectional RESET (EA = 0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 486
Figure 202. SW / WDT bidirectional RESET(EA = 1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 488
Figure 203. SW / WDT bidirectional RESET (EA = 0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489
Figure 204. SW / WDT bidirectional RESET (EA = 0) followed by a HW RESET . . . . . . . . . . . . . . . . 490