STMicroelectronics SPC572L series User manual

September 2017 DocID027809 Rev 4 1/2058
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RM0400
Reference manual
SPC572Lx - 32-bit Power Architecture® based MCU for automotive
powertrain applications
Introduction
Overview
This document defines the functionality of the SPC572Lx microcontroller for use by software
and hardware developers. The SPC572Lx is built on Power Architecture® technology and
integrates technologies that are important for today’s and tomorrow's automotive
applications, including automotive powertrain controller applications for four-cylinder
gasoline and diesel engines, chassis control applications, transmission control applications,
steering and braking applications, as well as low-end hybrid applications and safety
applications that require a high safety integrity level.
The information in this book is subject to change without notice, as described in the
disclaimer. As with any technical documentation, it is the reader’s responsibility to be sure
he or she is using the most recent version of the documentation.
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Audience
This manual is intended for system software and hardware developers and applications
programmers who want to develop products with the SPC572Lx device. It is assumed that
the reader understands operating systems, microprocessor system design, basic principles
of software and hardware, and basic details of the Power Architecture.
Document organization
This document includes chapters that are divided into parts:
•Part I includes chapters that describe the device as a whole or provide device-specific
information.
•Part II includes chapters that describe the functionality of the individual modules on the
device.
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Contents RM0400
2/2058 DocID027809 Rev 4
Contents
1 Preface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91
1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91
1.2 Audience . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91
1.3 Document organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91
1.4 Register conventions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91
1.5 Acronyms and abbreviations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92
1.6 Reference documents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92
2 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93
2.1 SPC572Lx microcontroller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93
2.1.1 Target applications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93
2.1.2 Overall architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93
2.1.3 Core features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93
2.1.4 Memory hierarchy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93
2.2 Features summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95
2.3 Feature list . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96
2.4 Packaging . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
2.5 Software debug and calibration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
2.6 Block diagrams . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98
3 Embedded memories . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
3.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
3.2 SRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
3.2.1 System SRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
3.2.2 Overlay SRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
3.2.3 Processor core local SRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101
3.3 Embedded flash memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101
3.3.1 Flash memory controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102
3.3.2 Flash memory array . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102
3.4 Security features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104
4 Signal description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105
4.1 Production packages . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105

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RM0400 Contents
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4.2 Package pinouts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105
4.3 Pin descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105
4.3.1 Pin startup and reset states . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105
4.3.2 Power supply and reference voltage pins . . . . . . . . . . . . . . . . . . . . . . 106
4.3.3 System pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106
4.3.4 LVDS pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
4.3.5 Generic pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108
5 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109
6 Device configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117
6.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .117
6.2 Core module . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .117
6.2.1 Core reset settings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117
6.2.2 Special purpose register (SPR) summary . . . . . . . . . . . . . . . . . . . . . . 119
6.3 System modules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122
6.3.1 SIUL2 configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122
6.3.2 Crossbar switch configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122
6.3.3 System Memory Protection Unit (SMPU) configuration . . . . . . . . . . . . 123
6.3.4 Peripheral bridge configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125
6.3.5 Platform Configuration Module (PCM) . . . . . . . . . . . . . . . . . . . . . . . . . 126
6.3.6 Interrupt Controller (INTC) configuration . . . . . . . . . . . . . . . . . . . . . . . 127
6.3.7 DMA controller configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 146
6.3.8 DMACHMUX configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147
6.4 Memories and memory interfaces . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 150
6.4.1 Flash memory controller (PFLASH) configuration . . . . . . . . . . . . . . . . 151
6.4.2 Decorated Storage Memory Controller (DSMC) . . . . . . . . . . . . . . . . . 152
6.4.3 ECC Error Reporting Module . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 153
6.4.4 ECC Error Injection Module . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 153
6.4.5 Analog modules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154
6.4.6 Temperature sensor configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154
6.4.7 Analog-to-Digital Converters (ADC) configuration . . . . . . . . . . . . . . . . 154
6.4.8 SDADC configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155
6.4.9 SARADC configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155
6.5 Timers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155
6.6 System Timer Module (STM) configuration . . . . . . . . . . . . . . . . . . . . . . 156

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6.6.1 Software Watchdog Timer (SWT) configuration . . . . . . . . . . . . . . . . . . 156
6.6.2 PIT configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157
6.6.3 GTM integration module configuration . . . . . . . . . . . . . . . . . . . . . . . . . 159
6.7 Communication interfaces . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159
6.7.1 FEC interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159
6.7.2 CAN nodes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 160
6.7.3 LFAST and SIPI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 160
6.7.4 DSPI configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162
6.7.5 SENT Receiver (SRX) configuration . . . . . . . . . . . . . . . . . . . . . . . . . . 167
6.7.6 LINFlexD – Configurations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 169
6.7.7 LINFlexD implemented registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 169
6.7.8 Reset and Boot modules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 171
6.7.9 BAF configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 171
6.7.10 System Status and Configuration Module (SSCM) configuration . . . . 173
6.7.11 Safety modules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 173
6.7.12 Register protection (REG_PROT) configuration . . . . . . . . . . . . . . . . . 173
6.8 Security modules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 178
6.8.1 Password and Device Security Module (PASS) configuration . . . . . . . 178
6.9 Debug and calibration architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 183
7 Reset and Boot . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185
7.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185
7.1.1 Boot Assist Flash . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185
7.1.2 TEST flash memory block . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185
7.1.3 UTEST flash memory block . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185
7.1.4 Boot header . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 186
7.2 Modules used in reset sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 186
7.2.1 Power Management Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 186
7.2.2 Reset Generation Module . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 186
7.2.3 Mode Entry module . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 187
7.2.4 System Status and Configuration Module . . . . . . . . . . . . . . . . . . . . . . 187
7.3 Reset sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 187
7.3.1 Power-on and the Reset Generation Module . . . . . . . . . . . . . . . . . . . 188
7.3.2 Power-up phase: power stabilization . . . . . . . . . . . . . . . . . . . . . . . . . . 189
7.3.3 PHASE0 Phase: analog supply initial configuration . . . . . . . . . . . . . . 190
7.3.4 PHASE1: temporization and monitoring setup . . . . . . . . . . . . . . . . . . 191

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RM0400 Contents
43
7.3.5 PHASE2: flash initial configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . 191
7.3.6 PHASE3: device configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 191
7.3.7 IDLE Phase . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 192
7.4 MC_RGM passes boot sequence control to the System Status and Control
Module . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193
7.4.1 Reset sequence flow based on initial device condition . . . . . . . . . . . . 193
7.4.2 Possible boot-up sequences . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193
7.4.3 Sequence from MC_RGM IDLE to Boot CPU running code . . . . . . . . 193
7.4.4 Path from MC_RGM IDLE to serial boot mode . . . . . . . . . . . . . . . . . . 196
7.4.5 Path from MC_RGM IDLE with Core enabled to watchdog timer timeout .
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 198
8 Device Configuration Format (DCF) Records . . . . . . . . . . . . . . . . . . . 205
8.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 205
8.2 DCF clients . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 205
8.3 DCF records . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 206
8.3.1 UTEST DCF records . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209
8.4 DCF client table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209
8.4.1 DCF client list . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210
8.4.2 Miscellaneous DCF registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 216
9 Power management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 218
9.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 218
9.1.1 Power management framework . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 218
9.1.2 Power management supply description . . . . . . . . . . . . . . . . . . . . . . . . 219
9.1.3 SPC572Lx power management controller overview . . . . . . . . . . . . . . 220
9.2 Low power mode support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222
9.2.1 Low power support and STOP mode implementation . . . . . . . . . . . . . 223
9.3 Flash power requirements . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 224
9.4 Device trimming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 225
9.5 Supply monitoring (POR and LVDs) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 225
9.5.1 Power-on reset (POR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 225
9.5.2 Behavior of device LVDs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 225
9.5.3 Low Voltage Detection (LVD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 226
9.6 Power sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 229
9.6.1 Power-up sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230

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9.6.2 Power-down sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235
9.6.3 Brown-out management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235
9.6.4 Low voltage requirement during crank . . . . . . . . . . . . . . . . . . . . . . . . . 236
10 Security . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 237
10.1 Basic security . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 237
10.2 Advanced security . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 237
10.3 Detailed security information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 237
11 Calibration and Debug . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 238
11.1 Core debug support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 238
11.2 Run control and memory access . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 238
11.2.1 Debug and Calibration Interface (DCI) . . . . . . . . . . . . . . . . . . . . . . . . 239
11.2.2 JTAG Data Communication (JDC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 241
11.2.3 Sequence Processing Unit (SPU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 241
11.3 Calibration interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 253
11.3.1 JTAG Master (JTAGM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 254
11.3.2 Development Trigger Semaphore (DTS) . . . . . . . . . . . . . . . . . . . . . . . 254
11.4 Debug over CAN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 254
11.5 Nexus Aurora . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 255
11.5.1 Nexus Aurora register interface overview . . . . . . . . . . . . . . . . . . . . . . 255
11.5.2 Nexus Aurora Router (NAR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 256
11.6 Nexus clients . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 258
11.6.1 e200z2 Nexus 3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 258
12 Core e200z215An3 description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 259
12.1 Overview of the e200z215An3 core . . . . . . . . . . . . . . . . . . . . . . . . . . . . 259
12.2 EFPU2 Floating-Point Unit features . . . . . . . . . . . . . . . . . . . . . . . . . . . . 260
12.3 Register model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 260
12.4 Single-issue operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 264
12.5 Signal Processing Extension/Embedded Floating-point Status and Control
Register (SPEFSCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 264
12.6 Exceptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 266
12.6.1 Exception Syndrome Register (ESR) . . . . . . . . . . . . . . . . . . . . . . . . . 267
12.6.2 Machine State Register (MSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 269
12.6.3 Machine Check Syndrome Register (MCSR) . . . . . . . . . . . . . . . . . . . 271

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RM0400 Contents
43
12.6.4 Interrupt Vector Prefix Registers (IVPR) . . . . . . . . . . . . . . . . . . . . . . . 273
12.6.5 Interrupt Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274
13 System Integration Unit Lite2 (SIUL2) . . . . . . . . . . . . . . . . . . . . . . . . . 283
13.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 283
13.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 283
13.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 285
13.1.3 Register protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 285
13.2 Memory map and register description . . . . . . . . . . . . . . . . . . . . . . . . . . 286
13.2.1 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 286
13.2.2 Register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 287
13.3 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 304
13.3.1 General . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 304
13.3.2 Pad control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 304
13.3.3 General purpose input or output pads (GPIO) . . . . . . . . . . . . . . . . . . . 305
13.3.4 External interrupts/DMA requests (EIRQ pins) . . . . . . . . . . . . . . . . . . 306
14 Crossbar Switch (XBAR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 309
14.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 309
14.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 309
14.1.2 Memory map and register definition . . . . . . . . . . . . . . . . . . . . . . . . . . 309
14.2 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314
14.2.1 General operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 315
14.2.2 Register coherency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 315
14.2.3 Arbitration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 316
14.3 Initialization/application information . . . . . . . . . . . . . . . . . . . . . . . . . . . . 317
15 Peripheral Bridge . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 318
15.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 318
15.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 318
15.1.2 General operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 318
15.2 Memory map and register definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . 318
15.2.1 Master Privilege Registers (AIPS_MPRA) . . . . . . . . . . . . . . . . . . . . . . 319
15.2.2 Peripheral Access Control Registers (AIPS_PACRx) . . . . . . . . . . . . . 320
15.2.3 Off-Platform Peripheral Access Control Registers (AIPS_OPACRx) . . 321
15.3 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 324

Contents RM0400
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15.3.1 Access support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 324
16 System Memory Protection Unit (SMPU) . . . . . . . . . . . . . . . . . . . . . . 325
16.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 325
16.2 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 325
16.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 327
16.4 Memory map and register definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . 327
16.4.1 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 327
16.4.2 Register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 331
16.5 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 340
16.5.1 Access evaluation macro . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 340
16.5.2 Putting it all together and error terminations . . . . . . . . . . . . . . . . . . . . 342
16.6 Initialization information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 342
16.7 Application information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 342
17 Intelligent AHB Gasket (IAHBG) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 345
17.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 345
17.2 Timing diagrams . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 345
17.2.1 1:1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 345
17.2.2 2:1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 347
17.2.3 1:2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 351
17.2.4 64->32 Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 355
17.2.5 32->64 Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 355
18 Interrupt Controller (INTC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 357
18.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 357
18.2 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 357
18.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 359
18.4 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 359
18.4.1 Software vector mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 359
18.4.2 Hardware vector mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 360
18.5 Memory map and register definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . 360
18.5.1 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 360
18.5.2 Register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 361
18.6 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 367
18.6.1 Interrupt request sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 367

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RM0400 Contents
43
18.6.2 Priority management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 368
18.6.3 Handshaking with processor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 369
18.7 Initialization/application information . . . . . . . . . . . . . . . . . . . . . . . . . . . . 372
18.7.1 Initialization flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 372
18.7.2 Interrupt exception handler . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 373
18.7.3 ISR, RTOS, and task hierarchy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375
18.7.4 Order of execution . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375
18.7.5 Priority ceiling protocol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 377
18.7.6 Selecting priorities according to request rates and deadlines . . . . . . . 379
18.7.7 Software-settable interrupt requests . . . . . . . . . . . . . . . . . . . . . . . . . . 380
18.7.8 Lowering priority within an ISR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 380
18.7.9 Negating an interrupt request outside of its ISR . . . . . . . . . . . . . . . . . 381
18.7.10 Examining LIFO contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 381
18.8 Interrupt sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 382
19 Enhanced Direct Memory Access (eDMA) . . . . . . . . . . . . . . . . . . . . . 383
19.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 383
19.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 383
19.2 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 384
19.2.1 Normal mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 384
19.2.2 Debug mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 384
19.2.3 Wait mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 385
19.3 Memory map/register definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 385
19.3.1 Control Register (DMA_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 397
19.3.2 Error Status Register (DMA_ES) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 399
19.3.3 Enable Request Register Low (DMA_ERQL) . . . . . . . . . . . . . . . . . . . 400
19.3.4 Enable Error Interrupt Register Low (DMA_EEIL) . . . . . . . . . . . . . . . . 402
19.3.5 Set Enable Request Register (DMA_SERQ) . . . . . . . . . . . . . . . . . . . . 404
19.3.6 Clear Enable Request Register (DMA_CERQ) . . . . . . . . . . . . . . . . . . 405
19.3.7 Set Enable Error Interrupt Register (DMA_SEEI) . . . . . . . . . . . . . . . . 405
19.3.8 Clear Enable Error Interrupt Register (DMA_CEEI) . . . . . . . . . . . . . . 406
19.3.9 Clear Interrupt Request Register (DMA_CINT) . . . . . . . . . . . . . . . . . . 407
19.3.10 Clear Error Register (DMA_CERR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 407
19.3.11 Set START Bit Register (DMA_SSRT) . . . . . . . . . . . . . . . . . . . . . . . . 408
19.3.12 Clear DONE Status Bit Register (DMA_CDNE) . . . . . . . . . . . . . . . . . . 408
19.3.13 Interrupt Request Register Low (DMA_INTL) . . . . . . . . . . . . . . . . . . . 409
19.3.14 Error Register Low (DMA_ERRL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 411

Contents RM0400
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19.3.15 Hardware Request Status Register Low (DMA_HRSL) . . . . . . . . . . . . 413
19.3.16 Channel nPriority Register (DMA_DCHPRIn) . . . . . . . . . . . . . . . . . . . 415
19.3.17 Channel nMaster ID Register (DMA_DCHMIDn) . . . . . . . . . . . . . . . . 415
19.3.18 TCD Source Address (DMA_TCDn_SADDR) . . . . . . . . . . . . . . . . . . . 416
19.3.19 TCD Transfer Attributes (DMA_TCDn_ATTR) . . . . . . . . . . . . . . . . . . . 417
19.3.20 TCD Signed Source Address Offset (DMA_TCDn_SOFF) . . . . . . . . . 418
19.3.21 TCD Minor Byte Count (Minor Loop Disabled)
(DMA_TCDn_NBYTES_MLNO) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 419
19.3.22 TCD Signed Minor Loop Offset (Minor Loop Enabled and Offset Disabled)
(DMA_TCDn_NBYTES_MLOFFNO) . . . . . . . . . . . . . . . . . . . . . . . . . . 419
19.3.23 TCD Signed Minor Loop Offset (Minor Loop and Offset Enabled)
(DMA_TCDn_NBYTES_MLOFFYES) . . . . . . . . . . . . . . . . . . . . . . . . . 420
19.3.24 TCD Last Source Address Adjustment (DMA_TCDn_SLAST) . . . . . . 421
19.3.25 TCD Destination Address (DMA_TCDn_DADDR) . . . . . . . . . . . . . . . . 422
19.3.26 TCD Current Minor Loop Link, Major Loop Count (Channel Linking
Enabled) (DMA_TCDn_CITER_ELINKYES) . . . . . . . . . . . . . . . . . . . . 422
19.3.27 TCD Current Minor Loop Link, Major Loop Count (Channel Linking
Disabled) (DMA_TCDn_CITER_ELINKNO) . . . . . . . . . . . . . . . . . . . . 423
19.3.28 TCD Signed Destination Address Offset (DMA_TCDn_DOFF) . . . . . . 424
19.3.29 TCD Last Destination Address Adjustment/Scatter Gather Address
(DMA_TCDn_DLASTSGA) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 425
19.3.30 TCD Beginning Minor Loop Link, Major Loop Count (Channel Linking
Enabled) (DMA_TCDn_BITER_ELINKYES) . . . . . . . . . . . . . . . . . . . . 425
19.3.31 TCD Beginning Minor Loop Link, Major Loop Count (Channel Linking
Disabled) (DMA_TCDn_BITER_ELINKNO) . . . . . . . . . . . . . . . . . . . . 426
19.3.32 TCD Control and Status (DMA_TCDn_CSR) . . . . . . . . . . . . . . . . . . . 427
19.4 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 429
19.4.1 eDMA microarchitecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 429
19.4.2 eDMA basic data flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 430
19.4.3 Error reporting and handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 433
19.4.4 Channel preemption . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 435
19.4.5 eDMA performance . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 435
19.5 Initialization/application information . . . . . . . . . . . . . . . . . . . . . . . . . . . . 438
19.5.1 eDMA initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 438
19.5.2 DMA programming errors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 440
19.5.3 DMA Arbitration mode considerations . . . . . . . . . . . . . . . . . . . . . . . . . 440
19.5.4 DMA transfer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 441
19.5.5 eDMA TCDnstatus monitoring . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 444
19.5.6 Channel linking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446

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RM0400 Contents
43
19.5.7 Dynamic programming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 447
20 Direct Memory Access Multiplexer (DMAMUX) . . . . . . . . . . . . . . . . . 450
20.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 450
20.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 450
20.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 451
20.1.3 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 451
20.2 External signal description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 451
20.3 Memory map/register definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 451
20.3.1 Channel Configuration register (DMAMUX_CHCFGn) . . . . . . . . . . . . 452
20.4 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 453
20.4.1 DMA channels with periodic triggering capability . . . . . . . . . . . . . . . . 453
20.4.2 DMA channels with no triggering capability . . . . . . . . . . . . . . . . . . . . . 455
20.4.3 Always-enabled DMA sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 455
20.5 Initialization/application information . . . . . . . . . . . . . . . . . . . . . . . . . . . . 456
20.5.1 Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 456
20.5.2 Enabling and configuring sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . 456
21 Clocking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 461
21.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 461
21.2 Clock generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 461
21.2.1 MC_CGM registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 463
21.3 System clock frequency limitations . . . . . . . . . . . . . . . . . . . . . . . . . . . . 463
21.3.1 JTAG frequencies . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 464
21.4 Default clock configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 464
21.5 Clock sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 465
21.5.1 PLL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 465
21.5.2 External oscillator (XOSC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 467
21.5.3 16 MHz internal RC oscillator (IRCOSC) . . . . . . . . . . . . . . . . . . . . . . . 468
21.6 Peripheral clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 469
21.6.1 LFAST clocking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 470
21.6.2 Ethernet clocking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472
21.6.3 M_CAN clocking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472
21.6.4 Sigma-Delta ADC clocking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 473
21.6.5 Successive Approximation Register ADC clocking . . . . . . . . . . . . . . . 473
21.6.6 System Clock/GTM output clock/Ethernet clock pin muxing . . . . . . . . 473

Contents RM0400
12/2058 DocID027809 Rev 4
21.7 Clock monitoring . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 474
21.7.1 CMU configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 474
21.7.2 PLL0 monitor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 476
21.7.3 External oscillator (XOSC) monitor . . . . . . . . . . . . . . . . . . . . . . . . . . . 476
21.7.4 Internal RC oscillator (IRCOSC) monitor . . . . . . . . . . . . . . . . . . . . . . . 476
21.8 Loss of system clock behavior . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 477
21.8.1 Loss of PLL/XOSC clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 477
21.8.2 Loss of IRCOSC clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 477
21.9 Progressive clock switching . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 477
22 PLL Digital Interface (PLLDIG) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 478
22.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 478
22.2 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 478
22.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 478
22.4 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 478
22.4.1 Normal mode with reference, PLL enabled . . . . . . . . . . . . . . . . . . . . . 478
22.5 Memory map and register definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . 479
22.5.1 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 479
22.5.2 Register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 479
22.5.3 Register classification for safety requirements . . . . . . . . . . . . . . . . . . 483
22.6 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 483
22.6.1 Input clock frequency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 483
22.6.2 Clock configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484
22.6.3 Loss of lock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 485
22.7 Initialization information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 485
23 Clock Monitor Unit (CMU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 486
23.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 486
23.1.1 Main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 486
23.2 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 486
23.3 Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 487
23.4 Memory map and register definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . 488
23.4.1 Register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 488
23.5 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 493
23.5.1 Frequency meter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 493
23.5.2 CLKMN0_RMT supervisor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 493

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RM0400 Contents
43
23.5.3 CLKMN1 supervisor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 493
24 Clock Generation Module (MC_CGM) . . . . . . . . . . . . . . . . . . . . . . . . . 495
24.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 495
24.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 495
24.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 497
24.2 External signal description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 497
24.3 Memory map and register definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . 497
24.3.1 Register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 499
24.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 530
24.4.1 System Clock Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 530
24.4.2 Auxiliary Clock Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 535
24.4.3 Dividers Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 540
25 OSC Digital Interface (XOSC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 542
25.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 542
25.2 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 542
25.2.1 Oscillator power-down control and status . . . . . . . . . . . . . . . . . . . . . . 542
25.2.2 Oscillator startup delay . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 543
25.2.3 Oscillator clock available interrupt . . . . . . . . . . . . . . . . . . . . . . . . . . . . 543
25.2.4 Oscillator bypass mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 543
25.3 Memory map and register definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . 543
25.3.1 Register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 544
26 IRCOSC digital interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 546
26.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 546
26.2 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 546
26.3 Memory map and register definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . 546
26.3.1 Register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 547
27 RAM controller (PRAM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 550
27.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 550
27.2 Memory map and register definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . 551
27.2.1 Platform RAM Configuration Register 1 (PRAMC_PRCR1) . . . . . . . . 551
27.3 SRAM ECC mechanism . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 552
27.4 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 553

Contents RM0400
14/2058 DocID027809 Rev 4
27.4.1 Read / Write introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 553
27.4.2 Initialization/application information . . . . . . . . . . . . . . . . . . . . . . . . . . . 554
28 Flash memory controller (PFLASH Controller) . . . . . . . . . . . . . . . . . 555
28.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 555
28.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 555
28.3 Block diagrams . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 555
28.4 Flash memory controller memory map . . . . . . . . . . . . . . . . . . . . . . . . . . 558
28.4.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 558
28.5 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 579
28.5.1 Basic interface protocol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 579
28.5.2 Access protections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 579
28.5.3 Read cycles - buffer miss . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 580
28.5.4 Read cycles – buffer hit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 580
28.5.5 Error termination . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 580
28.5.6 Flash error response operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 580
28.5.7 Censorship . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 581
28.5.8 Line read buffers and prefetch operation . . . . . . . . . . . . . . . . . . . . . . . 581
28.5.9 Instruction/Data prefetch triggering . . . . . . . . . . . . . . . . . . . . . . . . . . . 582
28.5.10 Per-Master prefetch triggering . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 582
28.5.11 Buffer allocation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 582
28.5.12 PFlash calibration remap support . . . . . . . . . . . . . . . . . . . . . . . . . . . . 582
28.5.13 Safety considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 587
28.5.14 Array integrity considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 590
29 Embedded Flash Memory (MP55) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 591
29.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 591
29.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 591
29.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 593
29.1.3 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 593
29.2 Flash memory map and description . . . . . . . . . . . . . . . . . . . . . . . . . . . . 594
29.2.1 Flash array memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 595
29.3 Register memory maps and descriptions . . . . . . . . . . . . . . . . . . . . . . . . 597
29.3.1 Register memory maps . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 598
29.3.2 User register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 599
29.4 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 629

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RM0400 Contents
43
29.4.1 Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 629
29.4.2 Power-down mode (Disable mode) . . . . . . . . . . . . . . . . . . . . . . . . . . . 629
29.4.3 Low-power mode (Sleep mode) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 630
29.4.4 Read mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 631
29.4.5 Modify mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 633
29.4.6 Protection strategy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 643
30 Decorated Storage Memory Controller (DSMC) . . . . . . . . . . . . . . . . . 645
30.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 645
30.2 DSMC Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 646
30.3 Decorated Stores: st[b,h,w]d{cb}x rS,rB,rA . . . . . . . . . . . . . . . . . . . . . . 648
30.3.1 Bit Field Insert (BFINS) into an 8, 16 or 32-bit Memory Container . . . 648
30.4 DSMC Timing Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 653
30.5 DSMC Instantiations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 654
31 Flash Memory Programming and Configuration . . . . . . . . . . . . . . . . 655
31.1 Selection of flash memory blocks for erase . . . . . . . . . . . . . . . . . . . . . . 656
31.2 Non-secure write protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 658
31.3 Secure write protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 659
31.3.1 Implementing secure write protection . . . . . . . . . . . . . . . . . . . . . . . . . 661
31.3.2 Overriding secure write protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . 664
31.4 Secure read protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 666
31.4.1 Implementing secure read protection . . . . . . . . . . . . . . . . . . . . . . . . . 667
31.4.2 Overriding secure read protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . 669
31.5 Debug port enable/disable . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 670
31.6 Implementing OTP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 670
31.7 Implementing test mode disable . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 670
31.7.1 Unconditional test mode disable seal . . . . . . . . . . . . . . . . . . . . . . . . . 671
31.7.2 Passcode-protected test mode disable seal . . . . . . . . . . . . . . . . . . . . 671
31.7.3 Selecting flash memory blocks for test mode disable seal . . . . . . . . . 672
31.8 Security configuration planning . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 672
31.8.1 Creating password groups . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 672
31.8.2 Planning secure write protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 673
31.8.3 Planning secure read protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 673
31.8.4 Planning debug port enable/disable . . . . . . . . . . . . . . . . . . . . . . . . . . 673
31.8.5 Planning OTP flash memory block assignment . . . . . . . . . . . . . . . . . . 673

Contents RM0400
16/2058 DocID027809 Rev 4
31.8.6 Planning factory test mode disable . . . . . . . . . . . . . . . . . . . . . . . . . . . 673
32 Error Reporting Module (ERM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 674
32.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 674
32.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 674
32.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 674
32.2 Memory map and register definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . 674
32.2.1 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 674
32.2.2 Register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 675
32.3 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 682
32.3.1 Single-bit correction events . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 682
32.3.2 Non-correctable error events . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 682
33 Error Injection Module (EIM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 683
33.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 683
33.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 683
33.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 684
33.2 Memory map and register definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . 684
33.2.1 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 684
33.2.2 Register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 685
33.3 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 690
34 Analog-to-digital converter (ADC) configuration . . . . . . . . . . . . . . . . 692
34.1 ADC overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 692
34.1.1 ADC subsystem block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 692
34.1.2 Analog input pin multiplexing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 693
34.2 Configuration of ADC modules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 694
34.2.1 Sigma-Delta Analog-to-Digital Converter (SDADC) . . . . . . . . . . . . . . . 694
34.2.2 Successive Approximation Register Analog-to-Digital Converter
(SARADC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 700
35 Sigma-Delta Analog-to-Digital Converter (SDADC) Digital Interface 732
35.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 732
35.2 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 732
35.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 734
35.4 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 734

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RM0400 Contents
43
35.4.1 Differential input mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 734
35.4.2 Single-ended input mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 734
35.4.3 External modulator mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 734
35.5 External signal description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 735
35.5.1 Detailed signal descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 735
35.6 Memory map and register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . 736
35.6.1 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 736
35.6.2 Register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 736
35.7 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 748
35.7.1 Differential input mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 749
35.7.2 Single-ended input mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 749
35.7.3 External modulator mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 749
35.7.4 Low consumption mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 749
35.7.5 Analog input multiplexing and bias support . . . . . . . . . . . . . . . . . . . . . 749
35.7.6 Programmable gain and decimation rate . . . . . . . . . . . . . . . . . . . . . . . 750
35.7.7 High-pass filter support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 750
35.7.8 Data conversion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 750
35.7.9 Hardware triggering . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 751
35.7.10 Interrupt/DMA request support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 752
35.7.11 Gain calibration support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 752
35.7.12 Offset calibration support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 753
35.8 Initialization information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 753
35.8.1 Data conversion step . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 754
36 Successive Approximation Register Analog-to-Digital Converter
(SARADC) Digital Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 756
36.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 756
36.2 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 756
36.3 Feature description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 758
36.3.1 Main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 758
36.4 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 758
36.4.1 Normal channel conversion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 758
36.4.2 Injected channel conversion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 760
36.4.3 Abort conversion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 761
36.4.4 Analog conversion timings and reference selection . . . . . . . . . . . . . . 762
36.4.5 Test channel connection with internal analog channel . . . . . . . . . . . . . 763

Contents RM0400
18/2058 DocID027809 Rev 4
36.4.6 Programmable analog watchdog . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 764
36.4.7 DMA functionality . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 765
36.4.8 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 765
36.4.9 Power down mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 766
36.4.10 Stop Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 766
36.5 Memory map and registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 766
36.5.1 Register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 769
36.6 Start of conversion pulse delay . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 800
36.7 Initialization Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 802
37 Decimation Filter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 804
37.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 804
37.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 804
37.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 806
37.1.3 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 806
37.2 External signal description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 807
37.2.1 Integrator enable signal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 807
37.2.2 Integrator halt signal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 807
37.2.3 Integrator reset signal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 807
37.2.4 Integrator output request signal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 807
37.3 Memory map and register definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . 807
37.3.1 Decimation filter device memory map . . . . . . . . . . . . . . . . . . . . . . . . . 808
37.3.2 Decimation filter register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . 809
37.4 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 826
37.4.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 826
37.4.2 Data interface sub-block description . . . . . . . . . . . . . . . . . . . . . . . . . . 827
37.4.3 Input buffer description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 827
37.4.4 Output buffer description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 828
37.4.5 Bypass configuration description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 828
37.4.6 IIR and FIR Filter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 829
37.4.7 Filter prefill control description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 832
37.4.8 Flush command description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 832
37.4.9 Soft reset command description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 833
37.4.10 Interrupts requests description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 834
37.4.11 DMA requests description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 835
37.4.12 Freeze mode description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 835

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RM0400 Contents
43
37.4.13 Integrator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 836
37.5 Initialization Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 839
37.5.1 Initialization Procedure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 839
37.6 Filter example simulation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 840
37.6.1 Coefficients calculation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 840
37.6.2 Input data calculation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 841
37.6.3 Filter results . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 841
38 Temperature Sensor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 842
38.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 842
38.1.1 Signal Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 842
38.2 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 842
38.2.1 Temperature threshold detection (digital output generation) . . . . . . . . 842
38.2.2 Linear temperature sensor (analog output generation) . . . . . . . . . . . . 843
38.3 Temperature formula . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 844
38.4 Calculating device temperature . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 845
39 System Timer Module (STM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 846
39.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 846
39.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 846
39.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 846
39.1.3 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 846
39.2 External signal description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 846
39.3 Memory map and register definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . 846
39.3.1 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 846
39.3.2 Register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 847
39.4 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 850
40 Software Watchdog Timer (SWT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 851
40.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 851
40.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 851
40.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 851
40.1.3 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 851
40.2 External signal description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 851
40.3 Memory map and register definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . 851
40.3.1 Register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 852

Contents RM0400
20/2058 DocID027809 Rev 4
40.4 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 857
41 Periodic Interrupt Timer (PIT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 859
41.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 859
41.1.1 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 859
41.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 860
41.2 Signal description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 860
41.2.1 Memory map/register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . 860
41.3 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 866
41.3.1 General . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 866
41.3.2 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 867
41.3.3 Chained timers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 867
41.4 Initialization and application information . . . . . . . . . . . . . . . . . . . . . . . . . 867
41.5 Example configuration for chained timers . . . . . . . . . . . . . . . . . . . . . . . 868
41.6 Example Configuration for the Lifetime Timer . . . . . . . . . . . . . . . . . . . . 869
42 GTM Development Interface (GTMDI) . . . . . . . . . . . . . . . . . . . . . . . . . 870
42.1 About this module . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 870
42.2 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 870
42.3 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 871
42.3.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 875
42.3.2 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 876
42.3.3 DATA port . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 876
42.4 External signal description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 876
42.4.1 Event in (EVTI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 877
42.4.2 Event out EVTO[1:0] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 877
42.4.3 Test clock input (TCK) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 877
42.4.4 Test data input (TDI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 877
42.4.5 Test data output (TDO) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 877
42.4.6 Test Mode Select (TMS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 878
42.5 Register definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 878
42.5.1 Register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 880
42.5.2 Unimplemented registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 942
42.6 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 942
42.6.1 Debug enable logic . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 943
42.6.2 TIM-TOM-ATOM selection and control logic . . . . . . . . . . . . . . . . . . . . 943