STMicroelectronics STM32WLEx User manual

April 2022 RM0461 Rev 5 1/1306
1
RM0461
Reference manual
STM32WLEx advanced Arm®-based 32-bit MCUs
with sub-GHz radio solution
Introduction
This reference manual targets application developers. It provides complete information on
how to use the STM32WLEx microcontrollers memory and peripherals.
STM32WLEx microcontrollers with integrated sub-GHZ radio operating in the
150 - 960 MHz ISM band, belong to a family of microcontrollers with different memory sizes,
packages and peripherals.
For ordering information, mechanical and electrical device characteristics, refer to the
corresponding datasheets.
For information on the Arm®Cortex®-M4 core, refer to the corresponding Arm® Technical
Reference Manuals available on http://infocenter.arm.com.
STM32WLEx microcontrollers include ST state-of-the-art patented technology.
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•STM32WLE5xx STM32WLE4xx datasheet (DS13105)
For information on the device errata with respect to the datasheet and reference manual,
refer to the STM32WLE5xx STM32WLE4xx errata sheet (ES0506).
www.st.com

Contents RM0461
2/1306 RM0461 Rev 5
Contents
1 Documentation conventions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
1.1 General information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
1.2 List of abbreviations for registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
1.3 Glossary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
1.4 Availability of peripherals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
2 Memory and bus architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57
2.1 System architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57
2.1.1 S0: CPU I-bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58
2.1.2 S1: CPU D-bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58
2.1.3 S2: CPU S-bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58
2.1.4 S4, S5: DMA-bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
2.2 Boot configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
2.3 SRAM erase . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
2.4 Memory organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
2.4.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
2.4.2 Memory map and register boundary addresses . . . . . . . . . . . . . . . . . . 63
2.4.3 CPU bit banding . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67
3 Embedded flash memory (FLASH) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69
3.1 FLASH introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69
3.2 FLASH main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69
3.3 FLASH functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69
3.3.1 Flash memory organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69
3.3.2 Empty check . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
3.3.3 Error code correction (ECC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
3.3.4 Read access latency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
3.3.5 Adaptive real-time memory accelerator (ART Accelerator) . . . . . . . . . . 72
3.3.6 Flash program and erase operations . . . . . . . . . . . . . . . . . . . . . . . . . . . 75
3.3.7 Flash main memory erase sequences . . . . . . . . . . . . . . . . . . . . . . . . . . 76
3.3.8 Flash main memory programming sequences . . . . . . . . . . . . . . . . . . . . 77
3.4 FLASH option bytes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82
3.4.1 Option bytes description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82

RM0461 Rev 5 3/1306
RM0461 Contents
40
3.4.2 Option bytes programming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83
3.5 Flash memory protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85
3.5.1 Readout protection (RDP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86
3.5.2 Proprietary code readout protection (PCROP) . . . . . . . . . . . . . . . . . . . 89
3.5.3 Write protection (WRP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90
3.5.4 Security (ESE) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91
3.5.5 CPU boot lock chain of trust . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91
3.6 FLASH program erase suspension . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91
3.7 FLASH interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92
3.8 FLASH registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92
3.8.1 FLASH access control register (FLASH_ACR) . . . . . . . . . . . . . . . . . . . 92
3.8.2 FLASH key register (FLASH_KEYR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 94
3.8.3 FLASH option key register (FLASH_OPTKEYR) . . . . . . . . . . . . . . . . . . 94
3.8.4 FLASH status register (FLASH_SR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 95
3.8.5 FLASH control register (FLASH_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . 97
3.8.6 FLASH ECC register (FLASH_ECCR) . . . . . . . . . . . . . . . . . . . . . . . . . 99
3.8.7 FLASH option register (FLASH_OPTR) . . . . . . . . . . . . . . . . . . . . . . . 100
3.8.8 FLASH PCROP zone A start address register
(FLASH_PCROP1ASR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102
3.8.9 FLASH PCROP zone A end address register
(FLASH_PCROP1AER) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103
3.8.10 FLASH WRP area A address register (FLASH_WRP1AR) . . . . . . . . . 104
3.8.11 FLASH WRP area B address register (FLASH_WRP1BR) . . . . . . . . . 104
3.8.12 FLASH PCROP zone B start address register
(FLASH_PCROP1BSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105
3.8.13 FLASH PCROP zone B end address register
(FLASH_PCROP1BER) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105
3.8.14 FLASH register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
4 Sub-GHz radio (SUBGHZ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109
4.1 Sub-GHz radio introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109
4.2 Sub-GHz radio main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109
4.3 Sub-GHz radio functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . .110
4.3.1 General description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110
4.3.2 Sub-GHz radio signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110
4.3.3 Transmitter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111
4.3.4 Receiver . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112

Contents RM0461
4/1306 RM0461 Rev 5
4.3.5 RF-PLL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113
4.3.6 Intermediate frequencies . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113
4.4 Sub-GHz radio clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .114
4.4.1 Internal oscillators . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114
4.4.2 HSE32 reference clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114
4.5 Sub-GHz radio modems . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .115
4.5.1 LoRa modem . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115
4.5.2 LoRa framing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117
4.5.3 FSK modem . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119
4.5.4 MSK modem . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120
4.5.5 Generic framing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120
4.5.6 BPSK modem . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122
4.5.7 BPSK framing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123
4.6 Sub-GHz radio data buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123
4.6.1 Receive data buffer operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124
4.6.2 Transmit data buffer operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124
4.7 Sub-GHz radio operating modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124
4.7.1 Startup mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126
4.7.2 Sleep mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126
4.7.3 Calibration mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126
4.7.4 Standby mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 127
4.7.5 Frequency synthesis mode (FS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 127
4.7.6 Transmit mode (TX) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 127
4.7.7 Receive mode (RX) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 128
4.7.8 Active mode switching time . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 128
4.8 Sub-GHz radio SPI interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129
4.8.1 Sub-GHz radio command structure . . . . . . . . . . . . . . . . . . . . . . . . . . . 130
4.8.2 Register and buffer access commands . . . . . . . . . . . . . . . . . . . . . . . . 130
4.8.3 Operating mode commands . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 132
4.8.4 Sub-GHz radio configuration commands . . . . . . . . . . . . . . . . . . . . . . . 137
4.8.5 Communication status information commands . . . . . . . . . . . . . . . . . . 148
4.8.6 IRQ interrupt commands . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 151
4.8.7 Miscellaneous commands . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 153
4.8.8 Set_TcxoMode command . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 156
4.8.9 Sub-GHz radio commands overview . . . . . . . . . . . . . . . . . . . . . . . . . . 157
4.9 Sub-GHz radio application configuration . . . . . . . . . . . . . . . . . . . . . . . . 159

RM0461 Rev 5 5/1306
RM0461 Contents
40
4.9.1 Basic sequence for LoRa, (G)MSK and (G)FSK transmit operation . . 159
4.9.2 Basic sequence for LoRa and (G)FSK receive operation . . . . . . . . . . 160
4.9.3 Basic sequence for BPSK transmit operation . . . . . . . . . . . . . . . . . . . 161
4.10 Sub-GHz radio registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 161
4.10.1 Sub-GHz radio ramp-up MSB register (SUBGHZ_RAM_RAMPUPH) 161
4.10.2 Sub-GHz radio ramp-up LSB register (SUBGHZ_RAM_RAMPUPL) . 162
4.10.3 Sub-GHz radio ramp-down MSB register
(SUBGHZ_RAM_RAMPDNH) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162
4.10.4 Sub-GHz radio ramp-down LSB register
(SUBGHZ_RAM_RAMPDNL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162
4.10.5 Sub-GHz radio frame limit MSB register
(SUBGHZ_RAM_FRAMELIMH) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162
4.10.6 Sub-GHz radio frame limit LSB register
(SUBGHZ_RAM_FRAMELIML) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 163
4.10.7 Sub-GHz radio generic bit synchronization register
(SUBGHZ_GBSYNCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 163
4.10.8 Sub-GHz radio generic CFO MSB register (SUBGHZ_GCFORH) . . . 163
4.10.9 Sub-GHz radio generic CFO LSB register (SUBGHZ_GCFORL) . . . . 164
4.10.10 Sub-GHz radio generic packet control 1 register
(SUBGHZ_GPKTCTL1R) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 164
4.10.11 Sub-GHz radio generic packet control 1A register
(SUBGHZ_GPKTCTL1AR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 164
4.10.12 Sub-GHz radio generic whitening LSB register
(SUBGHZ_GWHITEINIRL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 165
4.10.13 Sub-GHz radio generic payload length register
(SUBGHZ_GRTXPLDLEN) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 165
4.10.14 Sub-GHz radio generic CRC initial MSB register
(SUBGHZ_GCRCINIRH) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 165
4.10.15 Sub-GHz radio generic CRC initial LSB register
(SUBGHZ_GCRCINIRL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 166
4.10.16 Sub-GHz radio generic CRC polynomial MSB register
(SUBGHZ_GCRCPOLRH) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 166
4.10.17 Sub-GHz radio generic CRC polynomial LSB register
(SUBGHZ_GCRCPOLRL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 166
4.10.18 Sub-GHz radio generic synchronization word control register 7
(SUBGHZ_GSYNCR7) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 167
4.10.19 Sub-GHz radio generic synchronization word control register 6
(SUBGHZ_GSYNCR6) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 167
4.10.20 Sub-GHz radio generic synchronization word control register 5
(SUBGHZ_GSYNCR5) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 167
4.10.21 Sub-GHz radio generic synchronization word control register 4
(SUBGHZ_GSYNCR4) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 167

Contents RM0461
6/1306 RM0461 Rev 5
4.10.22 Sub-GHz radio generic synchronization word control register 3
(SUBGHZ_GSYNCR3) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 168
4.10.23 Sub-GHz radio generic synchronization word control register 2
(SUBGHZ_GSYNCR2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 168
4.10.24 Sub-GHz radio generic synchronization word control register 1
(SUBGHZ_GSYNCR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 168
4.10.25 Sub-GHz radio generic synchronization word control register 0
(SUBGHZ_GSYNCR0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 168
4.10.26 Sub-GHz radio generic node address register
(SUBGHZ_GNODEADR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 169
4.10.27 Sub-GHz radio generic broadcast address register
(SUBGHZ_GBCASTADDR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 169
4.10.28 Sub-GHz radio generic AFC register (SUBGHZ_GAFCR) . . . . . . . . . 169
4.10.29 Sub-GHz radio LoRa payload length register
(SUBGHZ_LPLDLENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 169
4.10.30 Sub-GHz radio synchro timeout register
(SUBGHZ_LSYNCTIMEOUTR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 170
4.10.31 Sub-GHz radio Lora IQ polarity MSB register (SUBGHZ_LIQPOLR) . 170
4.10.32 Sub-GHz radio Lora IQ polarity LSB register (SUBGHZ_LIQPOLR) . . 170
4.10.33 Sub-GHz radio LoRa synchronization word MSB register
(SUBGHZ_LSYNCRH) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 170
4.10.34 Sub-GHz radio LoRa synchronization word LSB register
(SUBGHZ_LSYNCRL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 171
4.10.35 Sub-GHz radio Tx address pointer register (SUBGHZ_TXADRPTR) . 171
4.10.36 Sub-GHz radio Rx address pointer register
(SUBGHZ_RXADRPTRR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 171
4.10.37 Sub-GHz radio bandwidth select register (SUBGHZ_BWSELR) . . . . . 172
4.10.38 Sub-GHz radio random number register 3 (SUBGHZ_RNGR3) . . . . . 172
4.10.39 Sub-GHz radio random number register 2 (SUBGHZ_RNGR2) . . . . . 172
4.10.40 Sub-GHz radio random number register 1 (SUBGHZ_RNGR1) . . . . . 172
4.10.41 Sub-GHz radio random number register 0 (SUBGHZ_RNGR0) . . . . . 173
4.10.42 Sub-GHz radio SD resolution register (SUBGHZ_SDCFG0R) . . . . . . 173
4.10.43 Sub-GHz radio AGC RSSI control register
(SUBGHZ_AGCRSSICTL0R) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 173
4.10.44 Sub-GHz radio receiver gain control register (SUBGHZ_RXGAINCR) 173
4.10.45 Sub-GHz radio AGC reset configuration register
(SUBGHZ_AGCGFORSTCFGR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174
4.10.46 Sub-GHz radio AGC reset power threshold register
(SUBGHZ_AGCGFORSTPOWTHR) . . . . . . . . . . . . . . . . . . . . . . . . . . 174
4.10.47 Sub-GHz radio Tx clamp register (SUBGHZ_TXCLAMPR) . . . . . . . . . 174
4.10.48 Sub-GHz radio disable LNA register (REG_ANA_LNA) . . . . . . . . . . . 175

RM0461 Rev 5 7/1306
RM0461 Contents
40
4.10.49 Sub-GHz radio disable mixer register (REG_ANA_MIXER) . . . . . . . . 175
4.10.50 Sub-GHz radio PA over current protection register
(SUBGHZ_PAOCPR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 175
4.10.51 Sub-GHz radio RTC control register (SUBGHZ_RTCCTLR) . . . . . . . . 175
4.10.52 Sub-GHz radio RTC period MSB register (SUBGHZ_RTCPRDR2) . . 176
4.10.53 Sub-GHz radio RTC period mid-byte register
(SUBGHZ_RTCPRDR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 176
4.10.54 Sub-GHz radio RTC period LSB register (SUBGHZ_RTCPRDR0) . . . 176
4.10.55 Sub-GHz radio HSE32 OSC_IN capacitor trim register
(SUBGHZ_HSEINTRIMR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 177
4.10.56 Sub-GHz radio HSE32 OSC_OUT capacitor trim register
(SUBGHZ_HSEOUTTRIMR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 177
4.10.57 Sub-GHz radio SMPS control 0 register (SUBGHZ_SMPSC0R) . . . . 178
4.10.58 Sub-GHz radio power control register (SUBGHZ_PCR) . . . . . . . . . . . 178
4.10.59 Sub-GHz radio SMPS control 2 register (SUBGHZ_SMPSC2R) . . . . 178
4.10.60 Sub-GHz radio RTC control register (SUBGHZ_EVENTMASKR) . . . . 179
4.10.61 Sub-GHz radio register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179
5 Power control (PWR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 182
5.1 Power supplies . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 182
5.1.1 Independent analog peripherals supply . . . . . . . . . . . . . . . . . . . . . . . . 185
5.1.2 Battery Backup domain . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185
5.1.3 Voltage regulator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 187
5.1.4 Dynamic voltage scaling management . . . . . . . . . . . . . . . . . . . . . . . . 187
5.2 Power supply supervisor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 188
5.2.1 Power-on reset (POR)/power-down reset (PDR)
/Brownout reset (BOR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 188
5.2.2 Programmable voltage detector (PVD) . . . . . . . . . . . . . . . . . . . . . . . . 189
5.2.3 Peripheral voltage monitoring (PVM) . . . . . . . . . . . . . . . . . . . . . . . . . . 190
5.2.4 Radio end of life (EOL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 191
5.3 Radio busy management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 191
5.4 Low-power modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193
5.4.1 Run mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 199
5.4.2 Low-power run mode (LPRun) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 199
5.4.3 Enter low-power mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200
5.4.4 Exit low-power mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200
5.4.5 Sleep mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 201
5.4.6 Low-power sleep mode (LPSleep) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 202

Contents RM0461
8/1306 RM0461 Rev 5
5.4.7 Stop 0 mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203
5.4.8 Stop 1 mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 205
5.4.9 Stop 2 mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 206
5.4.10 Standby mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208
5.4.11 Shutdown mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210
5.4.12 Auto-wakeup from low-power mode . . . . . . . . . . . . . . . . . . . . . . . . . . 211
5.5 PWR registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 212
5.5.1 PWR control register 1 (PWR_CR1) . . . . . . . . . . . . . . . . . . . . . . . . . . 212
5.5.2 PWR control register 2 (PWR_CR2) . . . . . . . . . . . . . . . . . . . . . . . . . . 214
5.5.3 PWR control register 3 (PWR_CR3) . . . . . . . . . . . . . . . . . . . . . . . . . . 215
5.5.4 PWR control register 4 (PWR_CR4) . . . . . . . . . . . . . . . . . . . . . . . . . . 217
5.5.5 PWR status register 1 (PWR_SR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . 218
5.5.6 Power status register 2 (PWR_SR2) . . . . . . . . . . . . . . . . . . . . . . . . . . 219
5.5.7 PWR status clear register (PWR_SCR) . . . . . . . . . . . . . . . . . . . . . . . . 221
5.5.8 PWR control register 5 (PWR_CR5) . . . . . . . . . . . . . . . . . . . . . . . . . . 222
5.5.9 PWR port A pull-up control register (PWR_PUCRA) . . . . . . . . . . . . . . 222
5.5.10 PWR port A pull-down control register (PWR_PDCRA) . . . . . . . . . . . . 223
5.5.11 PWR port B pull-up control register (PWR_PUCRB) . . . . . . . . . . . . . . 223
5.5.12 PWR port B pull-down control register (PWR_PDCRB) . . . . . . . . . . . 224
5.5.13 PWR port C pull-up control register (PWR_PUCRC) . . . . . . . . . . . . . 224
5.5.14 PWR port C pull-down control register (PWR_PDCRC) . . . . . . . . . . . 225
5.5.15 PWR port H pull-up control register (PWR_PUCRH) . . . . . . . . . . . . . 225
5.5.16 PWR port H pull-down control register (PWR_PDCRH) . . . . . . . . . . . 226
5.5.17 PWR extended status and status clear register (PWR_EXTSCR) . . . 226
5.5.18 PWR sub-GHz SPI control register (PWR_SUBGHZSPICR) . . . . . . . 227
5.5.19 PWR register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 228
6 Reset and clock control (RCC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230
6.1 Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230
6.1.1 Power reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230
6.1.2 System reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230
6.1.3 Backup domain reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 231
6.1.4 Sub-GHz radio reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 232
6.1.5 PKA SRAM reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 232
6.2 Clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 232
6.2.1 HSE32 clock with trimming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 234
6.2.2 HSI16 clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 237

RM0461 Rev 5 9/1306
RM0461 Contents
40
6.2.3 MSI clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 238
6.2.4 PLL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 239
6.2.5 LSE clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 239
6.2.6 LSI clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 240
6.2.7 Clock source stabilization time . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 241
6.2.8 System clock (SYSCLK) selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . 241
6.2.9 Clock source frequency versus voltage scaling . . . . . . . . . . . . . . . . . . 242
6.2.10 Clock security system on HSE32 (CSS) . . . . . . . . . . . . . . . . . . . . . . . 242
6.2.11 Clock security system on LSE (LSECSS) . . . . . . . . . . . . . . . . . . . . . . 242
6.2.12 SPI2S2 clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243
6.2.13 Sub-GHz radio SPI clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243
6.2.14 ADC clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 244
6.2.15 RTC clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 244
6.2.16 Timer clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 244
6.2.17 Watchdog clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 244
6.2.18 True RNG clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 245
6.2.19 Clock-out capability . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 245
6.2.20 Internal/external clock measurement with TIM16/TIM17 . . . . . . . . . . . 246
6.2.21 Peripheral clocks enable . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 248
6.3 Low-power modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 248
6.4 RCC registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250
6.4.1 RCC clock control register (RCC_CR) . . . . . . . . . . . . . . . . . . . . . . . . . 250
6.4.2 RCC internal clock sources calibration register (RCC_ICSCR) . . . . . . 253
6.4.3 RCC clock configuration register (RCC_CFGR) . . . . . . . . . . . . . . . . . 254
6.4.4 RCC PLL configuration register (RCC_PLLCFGR) . . . . . . . . . . . . . . . 257
6.4.5 RCC clock interrupt enable register (RCC_CIER) . . . . . . . . . . . . . . . . 260
6.4.6 RCC clock interrupt flag register (RCC_CIFR) . . . . . . . . . . . . . . . . . . 261
6.4.7 RCC clock interrupt clear register (RCC_CICR) . . . . . . . . . . . . . . . . . 262
6.4.8 RCC AHB1 peripheral reset register (RCC_AHB1RSTR) . . . . . . . . . . 264
6.4.9 RCC AHB2 peripheral reset register (RCC_AHB2RSTR) . . . . . . . . . . 264
6.4.10 RCC AHB3 peripheral reset register (RCC_AHB3RSTR) . . . . . . . . . . 265
6.4.11 RCC APB1 peripheral reset register 1 (RCC_APB1RSTR1) . . . . . . . . 266
6.4.12 RCC APB1 peripheral reset register 2 (RCC_APB1RSTR2) . . . . . . . . 267
6.4.13 RCC APB2 peripheral reset register (RCC_APB2RSTR) . . . . . . . . . . 268
6.4.14 RCC APB3 peripheral reset register (RCC_APB3RSTR) . . . . . . . . . . 269
6.4.15 RCC AHB1 peripheral clock enable register (RCC_AHB1ENR) . . . . . 270
6.4.16 RCC AHB2 peripheral clock enable register (RCC_AHB2ENR) . . . . . 271

Contents RM0461
10/1306 RM0461 Rev 5
6.4.17 RCC AHB3 peripheral clock enable register (RCC_AHB3ENR) . . . . . 272
6.4.18 RCC APB1 peripheral clock enable register 1 (RCC_APB1ENR1) . . . 273
6.4.19 RCC APB1 peripheral clock enable register 2 (RCC_APB1ENR2) . . . 274
6.4.20 RCC APB2 peripheral clock enable register (RCC_APB2ENR) . . . . . 275
6.4.21 RCC APB3 peripheral clock enable register (RCC_APB3ENR) . . . . . 276
6.4.22 RCC AHB1 peripheral clock enable in Sleep mode register
(RCC_AHB1SMENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277
6.4.23 RCC AHB2 peripheral clock enable in Sleep mode register
(RCC_AHB2SMENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 278
6.4.24 RCC AHB3 peripheral clock enable in Sleep and Stop mode register
(RCC_AHB3SMENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 279
6.4.25 RCC APB1 peripheral clock enable in Sleep mode register 1
(RCC_APB1SMENR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 280
6.4.26 RCC APB1 peripheral clock enable in Sleep mode register 2
(RCC_APB1SMENR2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 281
6.4.27 RCC APB2 peripheral clock enable in Sleep mode register
(RCC_APB2SMENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 282
6.4.28 RCC APB3 peripheral clock enable in Sleep mode register
(RCC_APB3SMENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 283
6.4.29 RCC peripherals independent clock configuration register
(RCC_CCIPR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 284
6.4.30 RCC Backup domain control register (RCC_BDCR) . . . . . . . . . . . . . . 286
6.4.31 RCC control/status register (RCC_CSR) . . . . . . . . . . . . . . . . . . . . . . . 288
6.4.32 RCC extended clock recovery register (RCC_EXTCFGR) . . . . . . . . . 291
6.4.33 RCC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 292
7 Hardware semaphore (HSEM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 296
7.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 296
7.2 Main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 296
7.3 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 297
7.3.1 HSEM block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 297
7.3.2 HSEM internal signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 297
7.3.3 HSEM lock procedures . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 297
7.3.4 HSEM write/read/read lock register address . . . . . . . . . . . . . . . . . . . . 299
7.3.5 HSEM unlock procedures . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 299
7.3.6 HSEM MASTERID semaphore clear . . . . . . . . . . . . . . . . . . . . . . . . . . 300
7.3.7 HSEM interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 300
7.3.8 AHB bus master ID verification . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 302
7.4 HSEM registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 303

RM0461 Rev 5 11/1306
RM0461 Contents
40
7.4.1 HSEM register semaphore x (HSEM_Rx) . . . . . . . . . . . . . . . . . . . . . . 303
7.4.2 HSEM read lock register semaphore x (HSEM_RLRx) . . . . . . . . . . . . 304
7.4.3 HSEM interrupt enable register (HSEM_IER) . . . . . . . . . . . . . . . . . . . 305
7.4.4 HSEM interrupt clear register (HSEM_ICR) . . . . . . . . . . . . . . . . . . . . 305
7.4.5 HSEM interrupt status register (HSEM_ISR) . . . . . . . . . . . . . . . . . . . . 305
7.4.6 HSEM interrupt status register (HSEM_MISR) . . . . . . . . . . . . . . . . . . 306
7.4.7 HSEM clear register (HSEM_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 306
7.4.8 HSEM interrupt clear register (HSEM_KEYR) . . . . . . . . . . . . . . . . . . . 307
7.4.9 HSEM register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308
8 General-purpose I/Os (GPIO) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 309
8.1 GPIO introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 309
8.2 GPIO main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 309
8.3 GPIO functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 309
8.3.1 General purpose I/O (GPIO) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 312
8.3.2 I/O pin alternate function multiplexer and mapping . . . . . . . . . . . . . . . 312
8.3.3 I/O port control registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 313
8.3.4 I/O port data registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 313
8.3.5 I/O data bitwise handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 313
8.3.6 GPIO locking mechanism . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314
8.3.7 I/O alternate function input/output . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314
8.3.8 External interrupt/wakeup lines . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314
8.3.9 Input configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 315
8.3.10 Output configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 315
8.3.11 Alternate function configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 316
8.3.12 Analog configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 317
8.3.13 Using the LSE oscillator pins as GPIOs . . . . . . . . . . . . . . . . . . . . . . . 317
8.3.14 Using the GPIO pins in the RTC supply domain . . . . . . . . . . . . . . . . . 317
8.3.15 Using PH3 as GPIO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 318
8.4 GPIO registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 318
8.4.1 GPIOx mode register (GPIOx_MODER) (x = A to B) . . . . . . . . . . . . . . 318
8.4.2 GPIOx output type register (GPIOx_OTYPER) (x = A to B) . . . . . . . . . 319
8.4.3 GPIOx output speed register (GPIOx_OSPEEDR) (x = A to B) . . . . . . 319
8.4.4 GPIOx pull-up/pull-down register (GPIOx_PUPDR) (x = A to B) . . . . . 320
8.4.5 GPIOx input data register (GPIOx_IDR) (x = A to B) . . . . . . . . . . . . . . 320
8.4.6 GPIOx output data register (GPIOx_ODR) (x = A to B) . . . . . . . . . . . . 321
8.4.7 GPIOx bit set/reset register (GPIOx_BSRR) (x = A to B) . . . . . . . . . . . 321

Contents RM0461
12/1306 RM0461 Rev 5
8.4.8 GPIOx configuration lock register (GPIOx_LCKR) (x = A to B) . . . . . . 322
8.4.9 GPIOx alternate function low register (GPIOx_AFRL) (x = A to B) . . . 323
8.4.10 GPIOx alternate function high register (GPIOx_AFRH) (x = A to B) . . 323
8.4.11 GPIOx bit reset register (GPIOx_BRR) (x = A to B) . . . . . . . . . . . . . . . 324
8.4.12 GPIOC mode register (GPIOC_MODER) . . . . . . . . . . . . . . . . . . . . . . 324
8.4.13 GPIOC output type register (GPIOC_OTYPER) . . . . . . . . . . . . . . . . . 325
8.4.14 GPIOC output speed register (GPIOC_OSPEEDR) . . . . . . . . . . . . . . 325
8.4.15 GPIOC pull-up/pull-down register (GPIOC_PUPDR) . . . . . . . . . . . . . 326
8.4.16 GPIOC input data register (GPIOC_IDR) . . . . . . . . . . . . . . . . . . . . . . 327
8.4.17 GPIOC output data register (GPIOC_ODR) . . . . . . . . . . . . . . . . . . . . 327
8.4.18 GPIOC bit set/reset register (GPIOC_BSRR) . . . . . . . . . . . . . . . . . . . 328
8.4.19 GPIOC configuration lock register (GPIOC_LCKR) . . . . . . . . . . . . . . . 329
8.4.20 GPIOC alternate function low register (GPIOC_AFRL) . . . . . . . . . . . . 330
8.4.21 GPIOC alternate function high register (GPIOC_AFRH) . . . . . . . . . . . 330
8.4.22 GPIOC bit reset register (GPIOC_BRR) . . . . . . . . . . . . . . . . . . . . . . . 331
8.4.23 GPIOH mode register (GPIOH_MODER) . . . . . . . . . . . . . . . . . . . . . . 331
8.4.24 GPIO H output type register (GPIOH_OTYPER) . . . . . . . . . . . . . . . . . 332
8.4.25 GPIOH output speed register (GPIOH_OSPEEDR) . . . . . . . . . . . . . . 332
8.4.26 GPIOH pull-up/pull-down register (GPIOH_PUPDR) . . . . . . . . . . . . . 333
8.4.27 GPIOH input data register (GPIOH_IDR) . . . . . . . . . . . . . . . . . . . . . . 333
8.4.28 GPIOH output data register (GPIOH_ODR) . . . . . . . . . . . . . . . . . . . . 334
8.4.29 GPIO H bit set/reset register (GPIOH_BSRR) . . . . . . . . . . . . . . . . . . . 334
8.4.30 GPIOH configuration lock register (GPIOH_LCKR) . . . . . . . . . . . . . . . 335
8.4.31 GPIOH alternate function low register (GPIOH_AFRL) . . . . . . . . . . . . 336
8.4.32 GPIOH bit reset register (GPIOH_BRR) . . . . . . . . . . . . . . . . . . . . . . . 336
8.4.33 GPIOA register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 337
8.4.34 GPIOB register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 338
8.4.35 GPIOC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 339
8.4.36 GPIOH register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 340
9 System configuration controller (SYSCFG) . . . . . . . . . . . . . . . . . . . . 341
9.1 SYSCFG main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 341
9.2 SYSCFG registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 341
9.2.1 SYSCFG memory remap register (SYSCFG_MEMRMP) . . . . . . . . . . 341
9.2.2 SYSCFG configuration register 1 (SYSCFG_CFGR1) . . . . . . . . . . . . 342
9.2.3 SYSCFG external interrupt configuration register 1
(SYSCFG_EXTICR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 343

RM0461 Rev 5 13/1306
RM0461 Contents
40
9.2.4 SYSCFG external interrupt configuration register 2
(SYSCFG_EXTICR2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 344
9.2.5 SYSCFG external interrupt configuration register 3
(SYSCFG_EXTICR3) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 345
9.2.6 SYSCFG external interrupt configuration register 4
(SYSCFG_EXTICR4) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346
9.2.7 SYSCFG SRAM control and status register (SYSCFG_SCSR) . . . . . 347
9.2.8 SYSCFG configuration register 2 (SYSCFG_CFGR2) . . . . . . . . . . . . 347
9.2.9 SYSCFG SRAM2 write protection register (SYSCFG_SWPR) . . . . . . 348
9.2.10 SYSCFG SRAM2 key register (SYSCFG_SKR) . . . . . . . . . . . . . . . . . 349
9.2.11 SYSCFG radio debug control register (SYSCFG_RFDCR) . . . . . . . . 349
9.2.12 SYSCFG register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 349
10 Peripherals interconnect matrix . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 351
10.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 351
10.2 Connection summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 351
10.3 Interconnection details . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 352
10.3.1 From timer (TIM1/TIM2/TIM17) to timer (TIM1/TIM2) . . . . . . . . . . . . . 352
10.3.2 From timer (LPTIM1/LPTIM2) to timer (LPTIM3) . . . . . . . . . . . . . . . . . 353
10.3.3 From timer (TIM1/TIM2) and GPIO pin EXTI to ADC/DAC . . . . . . . . . 353
10.3.4 From timer (LPTIM1/LPTIM2) to DAC . . . . . . . . . . . . . . . . . . . . . . . . . 354
10.3.5 From ADC to timer (TIM1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354
10.3.6 From HSE32, LSE, LSI, MSI, MCO, RTC to timers
(TIM2/TIM16/TIM17) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354
10.3.7 From RTC, TAMP, COMP1, COMP2 to low-power timers
(LPTIM1/LPTIM2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 355
10.3.8 From timer (TIM1/TIM2) to comparators (COMP1/COMP2) . . . . . . . . 355
10.3.9 From internal analog to ADC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 356
10.3.10 From comparators (COMP1/COMP2) to timers
(TIM1/TIM2/TIM16/TIM17) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 356
10.3.11 From system errors to timers (TIM1/TIM16/TIM17) . . . . . . . . . . . . . . . 357
10.3.12 From timers (TIM16/TIM17) to IRTIM . . . . . . . . . . . . . . . . . . . . . . . . . 357
10.3.13 From timer (LPTIM1/LPTIM2/LPTIM3/GPIO pin EXTI)
to DMAMUX1 trigger . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 357
10.3.14 From timer (LPTIM3) to sub-GHz radio SPI NSS . . . . . . . . . . . . . . . . 358
11 Direct memory access controller (DMA) . . . . . . . . . . . . . . . . . . . . . . . 359
11.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 359
11.2 DMA main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 359

Contents RM0461
14/1306 RM0461 Rev 5
11.3 DMA implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 360
11.3.1 DMA1 and DMA2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 360
11.3.2 DMA request mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 360
11.4 DMA functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 361
11.4.1 DMA block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 361
11.4.2 DMA pins and internal signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362
11.4.3 DMA transfers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362
11.4.4 DMA arbitration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 363
11.4.5 DMA channels . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 363
11.4.6 DMA data width, alignment and endianness . . . . . . . . . . . . . . . . . . . . 368
11.4.7 DMA error management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 369
11.5 DMA interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 370
11.6 DMA registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 370
11.6.1 DMA interrupt status register (DMA_ISR) . . . . . . . . . . . . . . . . . . . . . . 370
11.6.2 DMA interrupt flag clear register (DMA_IFCR) . . . . . . . . . . . . . . . . . . 373
11.6.3 DMA channel x configuration register (DMA_CCRx) . . . . . . . . . . . . . . 374
11.6.4 DMA channel x number of data to transfer register (DMA_CNDTRx) . 378
11.6.5 DMA channel x peripheral address register (DMA_CPARx) . . . . . . . . 378
11.6.6 DMA channel x memory address register (DMA_CMARx) . . . . . . . . . 379
11.6.7 DMA register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 379
12 DMA request multiplexer (DMAMUX) . . . . . . . . . . . . . . . . . . . . . . . . . 382
12.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 382
12.2 DMAMUX main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 383
12.3 DMAMUX implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 383
12.3.1 DMAMUX1 instantiation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 383
12.3.2 DMAMUX1 mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 383
12.4 DMAMUX functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 386
12.4.1 DMAMUX block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 386
12.4.2 DMAMUX signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 387
12.4.3 DMAMUX channels . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 387
12.4.4 DMAMUX privileged / unprivileged channels . . . . . . . . . . . . . . . . . . . . 387
12.4.5 DMAMUX request line multiplexer . . . . . . . . . . . . . . . . . . . . . . . . . . . . 388
12.4.6 DMAMUX request generator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 391
12.5 DMAMUX interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 392
12.6 DMAMUX registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 393

RM0461 Rev 5 15/1306
RM0461 Contents
40
12.6.1 DMAMUX request line multiplexer channel x configuration register
(DMAMUX_CxCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 393
12.6.2 DMAMUX request line multiplexer interrupt channel status register
(DMAMUX_CSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 394
12.6.3 DMAMUX request line multiplexer interrupt channel clear flag register
(DMAMUX_CCFR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 394
12.6.4 DMAMUX request generator channel x configuration register
(DMAMUX_RGxCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 395
12.6.5 DMAMUX request generator interrupt status register
(DMAMUX_RGSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 396
12.6.6 DMAMUX request generator interrupt clear flag register
(DMAMUX_RGCFR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 396
12.6.7 DMAMUX register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 398
13 Nested vectored interrupt controller (NVIC) . . . . . . . . . . . . . . . . . . . . 400
13.1 NVIC main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 400
13.2 Interrupt and exception vectors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 400
14 Extended interrupts and event controller (EXTI) . . . . . . . . . . . . . . . . 403
14.1 EXTI main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 403
14.2 EXTI block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 403
14.3 EXTI connections between peripherals and CPU . . . . . . . . . . . . . . . . . 405
14.3.1 EXTI wakeup interrupt list . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 405
14.4 EXTI functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 407
14.4.1 EXTI configurable event input wakeup . . . . . . . . . . . . . . . . . . . . . . . . 407
14.4.2 EXTI direct event input wakeup . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 408
14.5 EXTI functional behavior . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 409
14.6 EXTI registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 410
14.6.1 EXTI rising trigger selection register (EXTI_RTSR1) . . . . . . . . . . . . . . 410
14.6.2 EXTI falling trigger selection register (EXTI_FTSR1) . . . . . . . . . . . . . 411
14.6.3 EXTI software interrupt event register (EXTI_SWIER1) . . . . . . . . . . . 412
14.6.4 EXTI pending register (EXTI_PR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . 413
14.6.5 EXTI rising trigger selection register (EXTI_RTSR2) . . . . . . . . . . . . . . 414
14.6.6 EXTI falling trigger selection register (EXTI_FTSR2) . . . . . . . . . . . . . 415
14.6.7 EXTI software interrupt event register (EXTI_SWIER2) . . . . . . . . . . . 415
14.6.8 EXTI pending register (EXTI_PR2) . . . . . . . . . . . . . . . . . . . . . . . . . . . 416
14.6.9 EXTI interrupt mask register (EXTI_IMR1) . . . . . . . . . . . . . . . . . . . . . 416
14.6.10 EXTI event mask register (EXTI_EMR1) . . . . . . . . . . . . . . . . . . . . . . . 417

Contents RM0461
16/1306 RM0461 Rev 5
14.6.11 EXTI interrupt mask register (EXTI_IMR2) . . . . . . . . . . . . . . . . . . . . . 418
14.6.12 EXTI register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 418
15 Cyclic redundancy check calculation unit (CRC) . . . . . . . . . . . . . . . . 420
15.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 420
15.2 CRC main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 420
15.3 CRC functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 421
15.3.1 CRC block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 421
15.3.2 CRC internal signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 421
15.3.3 CRC operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 421
15.4 CRC registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 423
15.4.1 CRC data register (CRC_DR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 423
15.4.2 CRC independent data register (CRC_IDR) . . . . . . . . . . . . . . . . . . . . 423
15.4.3 CRC control register (CRC_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 424
15.4.4 CRC initial value (CRC_INIT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 425
15.4.5 CRC polynomial (CRC_POL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 425
15.4.6 CRC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 426
16 Analog-to-digital converter (ADC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 427
16.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 427
16.2 ADC main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 428
16.3 ADC functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 429
16.3.1 ADC pins and internal signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 429
16.3.2 ADC voltage regulator (ADVREGEN) . . . . . . . . . . . . . . . . . . . . . . . . . 430
16.3.3 Calibration (ADCAL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 431
16.3.4 ADC on-off control (ADEN, ADDIS, ADRDY) . . . . . . . . . . . . . . . . . . . . 432
16.3.5 ADC clock (CKMODE, PRESC[3:0]) . . . . . . . . . . . . . . . . . . . . . . . . . . 434
16.3.6 ADC connectivity . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 436
16.3.7 Configuring the ADC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 437
16.3.8 Channel selection (CHSEL, SCANDIR, CHSELRMOD) . . . . . . . . . . . 437
16.3.9 Programmable sampling time (SMPx[2:0]) . . . . . . . . . . . . . . . . . . . . . 438
16.3.10 Single conversion mode (CONT = 0) . . . . . . . . . . . . . . . . . . . . . . . . . . 439
16.3.11 Continuous conversion mode (CONT = 1) . . . . . . . . . . . . . . . . . . . . . . 439
16.3.12 Starting conversions (ADSTART) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 440
16.3.13 Timings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 441
16.3.14 Stopping an ongoing conversion (ADSTP) . . . . . . . . . . . . . . . . . . . . . 442

RM0461 Rev 5 17/1306
RM0461 Contents
40
16.4 Conversion on external trigger and trigger polarity (EXTSEL, EXTEN) . 442
16.4.1 Discontinuous mode (DISCEN) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 443
16.4.2 Programmable resolution (RES) - Fast conversion mode . . . . . . . . . . 443
16.4.3 End of conversion, end of sampling phase (EOC, EOSMP flags) . . . . 444
16.4.4 End of conversion sequence (EOS flag) . . . . . . . . . . . . . . . . . . . . . . . 444
16.4.5 Example timing diagrams (single/continuous modes
hardware/software triggers) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 445
16.4.6 Low frequency trigger mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 447
16.5 Data management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 447
16.5.1 Data register and data alignment (ADC_DR, ALIGN) . . . . . . . . . . . . . 447
16.5.2 ADC overrun (OVR, OVRMOD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 447
16.5.3 Managing a sequence of data converted without using the DMA . . . . 449
16.5.4 Managing converted data without using the DMA without overrun . . . 449
16.5.5 Managing converted data using the DMA . . . . . . . . . . . . . . . . . . . . . . 449
16.6 Low-power features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 450
16.6.1 Wait mode conversion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 450
16.6.2 Auto-off mode (AUTOFF) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 451
16.7 Analog window watchdogs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 452
16.7.1 Description of analog watchdog 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 453
16.7.2 Description of analog watchdog 2 and 3 . . . . . . . . . . . . . . . . . . . . . . . 454
16.7.3 ADC_AWDx_OUT output signal generation . . . . . . . . . . . . . . . . . . . . 454
16.7.4 Analog Watchdog threshold control . . . . . . . . . . . . . . . . . . . . . . . . . . . 456
16.8 Oversampler . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 457
16.8.1 ADC operating modes supported when oversampling . . . . . . . . . . . . 459
16.8.2 Analog watchdog . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 459
16.8.3 Triggered mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 459
16.9 Temperature sensor and internal reference voltage . . . . . . . . . . . . . . . . 460
16.10 Battery voltage monitoring . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 462
16.11 ADC interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 463
16.12 ADC registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 465
16.12.1 ADC interrupt and status register (ADC_ISR) . . . . . . . . . . . . . . . . . . . 465
16.12.2 ADC interrupt enable register (ADC_IER) . . . . . . . . . . . . . . . . . . . . . . 467
16.12.3 ADC control register (ADC_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 469
16.12.4 ADC configuration register 1 (ADC_CFGR1) . . . . . . . . . . . . . . . . . . . 471
16.12.5 ADC configuration register 2 (ADC_CFGR2) . . . . . . . . . . . . . . . . . . . 474
16.12.6 ADC sampling time register (ADC_SMPR) . . . . . . . . . . . . . . . . . . . . . 475

Contents RM0461
18/1306 RM0461 Rev 5
16.12.7 ADC watchdog threshold register (ADC_AWD1TR) . . . . . . . . . . . . . . 476
16.12.8 ADC watchdog threshold register (ADC_AWD2TR) . . . . . . . . . . . . . . 477
16.12.9 ADC channel selection register (ADC_CHSELR) . . . . . . . . . . . . . . . . 478
16.12.10 ADC channel selection register [alternate] (ADC_CHSELR) . . . . . . . . 479
16.12.11 ADC watchdog threshold register (ADC_AWD3TR) . . . . . . . . . . . . . . 481
16.12.12 ADC data register (ADC_DR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 481
16.12.13 ADC Analog Watchdog 2 Configuration register (ADC_AWD2CR) . . . 482
16.12.14 ADC Analog Watchdog 3 Configuration register (ADC_AWD3CR) . . . 482
16.12.15 ADC Calibration factor (ADC_CALFACT) . . . . . . . . . . . . . . . . . . . . . . 483
16.12.16 ADC common configuration register (ADC_CCR) . . . . . . . . . . . . . . . . 483
16.13 ADC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484
17 Digital-to-analog converter (DAC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 487
17.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 487
17.2 DAC main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 487
17.3 DAC implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 488
17.4 DAC functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 488
17.4.1 DAC block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 488
17.4.2 DAC pins and internal signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489
17.4.3 DAC channel enable . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 490
17.4.4 DAC data format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 490
17.4.5 DAC conversion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 491
17.4.6 DAC output voltage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 491
17.4.7 DAC trigger selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 491
17.4.8 DMA requests . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 492
17.4.9 Noise generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 492
17.4.10 Triangle-wave generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494
17.4.11 DAC channel modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 495
17.4.12 DAC channel buffer calibration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 498
17.4.13 DAC channel conversion modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 499
17.5 DAC in low-power modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 500
17.6 DAC interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501
17.7 DAC registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 502
17.7.1 DAC control register (DAC_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 502
17.7.2 DAC software trigger register (DAC_SWTRGR) . . . . . . . . . . . . . . . . . 504

RM0461 Rev 5 19/1306
RM0461 Contents
40
17.7.3 DAC channel1 12-bit right-aligned data holding register
(DAC_DHR12R1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 504
17.7.4 DAC channel1 12-bit left aligned data holding register
(DAC_DHR12L1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 505
17.7.5 DAC channel1 8-bit right aligned data holding register
(DAC_DHR8R1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 505
17.7.6 Dual DAC 12-bit right-aligned data holding register
(DAC_DHR12RD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 505
17.7.7 Dual DAC 12-bit left aligned data holding register
(DAC_DHR12LD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 506
17.7.8 Dual DAC 8-bit right aligned data holding register
(DAC_DHR8RD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 506
17.7.9 DAC channel1 data output register (DAC_DOR1) . . . . . . . . . . . . . . . . 507
17.7.10 DAC status register (DAC_SR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 507
17.7.11 DAC calibration control register (DAC_CCR) . . . . . . . . . . . . . . . . . . . 508
17.7.12 DAC mode control register (DAC_MCR) . . . . . . . . . . . . . . . . . . . . . . . 508
17.7.13 DAC channel1 sample and hold sample time register
(DAC_SHSR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 509
17.7.14 DAC sample and hold time register (DAC_SHHR) . . . . . . . . . . . . . . . 510
17.7.15 DAC sample and hold refresh time register (DAC_SHRR) . . . . . . . . . 510
17.7.16 DAC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 511
18 Voltage reference buffer (VREFBUF) . . . . . . . . . . . . . . . . . . . . . . . . . . 513
18.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 513
18.2 VREFBUF functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 513
18.3 VREFBUF registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 514
18.3.1 VREFBUF control and status register (VREFBUF_CSR) . . . . . . . . . . 514
18.3.2 VREFBUF calibration control register (VREFBUF_CCR) . . . . . . . . . . 514
18.3.3 VREFBUF register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 515
19 Comparator (COMP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 516
19.1 COMP introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 516
19.2 COMP main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 516
19.3 COMP functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 517
19.3.1 COMP block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 517
19.3.2 COMP pins and internal signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 517
19.3.3 COMP reset and clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 519
19.3.4 Comparator LOCK mechanism . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 519
19.3.5 Window comparator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 519

Contents RM0461
20/1306 RM0461 Rev 5
19.3.6 Hysteresis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 520
19.3.7 Comparator output blanking function . . . . . . . . . . . . . . . . . . . . . . . . . . 521
19.3.8 COMP power and speed modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 521
19.4 COMP low-power modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 522
19.5 COMP interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 522
19.6 COMP registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 523
19.6.1 COMP1 control and status register (COMP1_CSR) . . . . . . . . . . . . . . 523
19.6.2 COMP2 control and status register (COMP2_CSR) . . . . . . . . . . . . . . 525
19.6.3 COMP register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 527
20 True random number generator (RNG) . . . . . . . . . . . . . . . . . . . . . . . . 528
20.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 528
20.2 RNG main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 528
20.3 RNG functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 529
20.3.1 RNG block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 529
20.3.2 RNG internal signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 529
20.3.3 Random number generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 530
20.3.4 RNG initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 533
20.3.5 RNG operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 534
20.3.6 RNG clocking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 535
20.3.7 Error management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 535
20.3.8 RNG low-power usage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 536
20.4 RNG interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 536
20.5 RNG processing time . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 537
20.6 RNG entropy source validation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 537
20.6.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 537
20.6.2 Validation conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 537
20.6.3 Data collection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 538
20.7 RNG registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 538
20.7.1 RNG control register (RNG_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 538
20.7.2 RNG status register (RNG_SR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 541
20.7.3 RNG data register (RNG_DR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 542
20.7.4 RNG health test control register (RNG_HTCR) . . . . . . . . . . . . . . . . . . 542
20.7.5 RNG register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 543
21 AES hardware accelerator (AES) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 544