STMicroelectronics STM32WL5 Series User manual

January 2023 RM0453 Rev 5 1/1450
1
RM0453
Reference manual
STM32WL5x advanced Arm®-based 32-bit MCUs
with sub-GHz radio solution
Introduction
This document is addressed to application developers. It provides complete information on
how to use the STM32WL5x microcontrollers memory and peripherals.
STM32WL5x MCUs with integrated sub-GHZ radio operating in the 150 - 960 MHz ISM
band, belong to a family of microcontrollers with different memory sizes, packages and
peripherals.
For ordering information, mechanical and electrical device characteristics, refer to the
corresponding datasheets.
For information on the Arm®Cortex®-Mx cores, refer to the corresponding Arm® Tech n ic a l
Reference Manuals available on http://infocenter.arm.com.
STM32WL5x microcontrollers include ST state-of-the-art patented technology.
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For information on the device errata with respect to the datasheet and reference manual,
refer to the STM32WL55xx STM32WL54xx errata sheet (ES0500).
www.st.com

Contents RM0453
2/1450 RM0453 Rev 5
Contents
1 Documentation conventions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
1.1 General information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
1.2 List of abbreviations for registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
1.3 Glossary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60
1.4 Availability of peripherals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60
2 Memory and bus architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
2.1 System architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
2.1.1 S0: CPU1 I-bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
2.1.2 S1: CPU1 D-bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
2.1.3 S2: CPU1 S-bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
2.1.4 S3: CPU2 S-bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
2.1.5 S4, S5: DMA-bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63
2.2 Boot configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63
2.3 CPU2 boot . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65
2.4 SRAM erase . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66
2.5 Memory protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66
2.6 Memory organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
2.6.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
2.6.2 Memory map and register boundary addresses . . . . . . . . . . . . . . . . . . 72
2.6.3 CPU1 bit banding . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76
3 Global security controller (GTZC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78
3.1 GTZC introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78
3.2 GTZC main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78
3.3 GTZC security system architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78
3.4 GTZC functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79
3.4.1 GTZC block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79
3.4.2 GTZC internal signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80
3.4.3 Illegal access definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80
3.4.4 Security controller (TZSC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83
3.4.5 Security illegal access controller (TZIC) . . . . . . . . . . . . . . . . . . . . . . . . 84
3.4.6 Power-on/reset state . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84

RM0453 Rev 5 3/1450
RM0453 Contents
44
3.4.7 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85
3.5 GTZC TZSC registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85
3.5.1 GTZC TZSC control register (GTZC_TZSC_CR) . . . . . . . . . . . . . . . . . 85
3.5.2 GTZC TZSC security configuration register
(GTZC_TZSC_SECCFGR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86
3.5.3 GTZC TZSC privileged configuration register
(GTZC_TZSC_PRIVCFGR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87
3.5.4 GTZC TZSC unprivileged watermark 1 register
(GTZC_TZSC_MPCWM1_UPWMR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 88
3.5.5 GTZC TZSC unprivileged writable watermark 1 register
(GTZC_TZSC_MPCWM1_UPWWMR) . . . . . . . . . . . . . . . . . . . . . . . . . 89
3.5.6 GTZC TZSC unprivileged watermark 2 register
(GTZC_TZSC_MPCWM2_UPWMR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 90
3.5.7 GTZC TZSC unprivileged watermark 3 register
(GTZC_TZSC_MPCWM3_UPWMR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 91
3.5.8 GTZC TZSC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92
3.6 GTZC TZIC registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93
3.6.1 GTZC TZIC interrupt enable register 1 (GTZC_TZIC_IER1) . . . . . . . . . 93
3.6.2 GTZC TZIC status register 1 (GTZC_TZIC_MISR1) . . . . . . . . . . . . . . . 94
3.6.3 GTZC TZIC interrupt status clear register 1 (GTZC_TZIC_ICR1) . . . . . 96
3.6.4 GTZC TZIC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
4 Embedded flash memory (FLASH) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98
4.1 FLASH introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98
4.2 FLASH main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98
4.3 FLASH functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98
4.3.1 Flash memory organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98
4.3.2 Empty check . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99
4.3.3 Error code correction (ECC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
4.3.4 Read access latency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
4.3.5 Adaptive real-time memory accelerator (ART Accelerator) . . . . . . . . . 102
4.3.6 Flash program and erase operations . . . . . . . . . . . . . . . . . . . . . . . . . . 105
4.3.7 Flash main memory erase sequences . . . . . . . . . . . . . . . . . . . . . . . . . 106
4.3.8 Flash main memory programming sequences . . . . . . . . . . . . . . . . . . . 108
4.4 FLASH option bytes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .113
4.4.1 Option bytes description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113
4.4.2 Option bytes programming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114
4.4.3 Sub-GHz radio SPI security . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117

Contents RM0453
4/1450 RM0453 Rev 5
4.5 Secure system memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .117
4.5.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117
4.5.2 RSSLIB functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117
4.6 Flash memory protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .118
4.6.1 Readout protection (RDP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118
4.6.2 Proprietary code readout protection (PCROP) . . . . . . . . . . . . . . . . . . 122
4.6.3 Write protection (WRP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123
4.6.4 CPU2 security (ESE) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124
4.6.5 Hide protection area (HDPAD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126
4.6.6 CPU1 boot lock chain of trust . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126
4.6.7 CPU2 boot lock chain of trust . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126
4.7 FLASH program erase suspension . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126
4.8 FLASH interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 127
4.8.1 Illegal access interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 127
4.9 Register access protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 128
4.10 FLASH registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129
4.10.1 FLASH access control register (FLASH_ACR) . . . . . . . . . . . . . . . . . . 129
4.10.2 FLASH access control register 2 (FLASH_ACR2) . . . . . . . . . . . . . . . . 130
4.10.3 FLASH key register (FLASH_KEYR) . . . . . . . . . . . . . . . . . . . . . . . . . . 131
4.10.4 FLASH option key register (FLASH_OPTKEYR) . . . . . . . . . . . . . . . . . 131
4.10.5 FLASH status register (FLASH_SR) . . . . . . . . . . . . . . . . . . . . . . . . . . 132
4.10.6 FLASH control register (FLASH_CR) . . . . . . . . . . . . . . . . . . . . . . . . . 134
4.10.7 FLASH ECC register (FLASH_ECCR) . . . . . . . . . . . . . . . . . . . . . . . . 136
4.10.8 FLASH option register (FLASH_OPTR) . . . . . . . . . . . . . . . . . . . . . . . 137
4.10.9 FLASH PCROP zone A start address register
(FLASH_PCROP1ASR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 140
4.10.10 FLASH PCROP zone A end address register
(FLASH_PCROP1AER) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 140
4.10.11 FLASH WRP area A address register (FLASH_WRP1AR) . . . . . . . . . 141
4.10.12 FLASH WRP area B address register (FLASH_WRP1BR) . . . . . . . . . 142
4.10.13 FLASH PCROP zone B start address register
(FLASH_PCROP1BSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 143
4.10.14 FLASH PCROP zone B end address register
(FLASH_PCROP1BER) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 143
4.10.15 FLASH IPCC mailbox data buffer address register
(FLASH_IPCCBR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144
4.10.16 FLASH CPU2 access control register (FLASH_C2ACR) . . . . . . . . . . 145
4.10.17 FLASH CPU2 status register (FLASH_C2SR) . . . . . . . . . . . . . . . . . . 145

RM0453 Rev 5 5/1450
RM0453 Contents
44
4.10.18 FLASH CPU2 control register (FLASH_C2CR) . . . . . . . . . . . . . . . . . . 147
4.10.19 FLASH secure flash start address register (FLASH_SFR) . . . . . . . . . 149
4.10.20 FLASH secure SRAM start address and CPU2 reset vector register
(FLASH_SRRVR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 150
4.10.21 FLASH register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 153
5 Sub-GHz radio (SUBGHZ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155
5.1 Sub-GHz radio introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155
5.2 Sub-GHz radio main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155
5.3 Sub-GHz radio functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . 156
5.3.1 General description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 156
5.3.2 Sub-GHz radio signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 156
5.3.3 Transmitter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157
5.3.4 Receiver . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 158
5.3.5 RF-PLL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159
5.3.6 Intermediate frequencies . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159
5.4 Sub-GHz radio clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 160
5.4.1 Internal oscillators . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 160
5.4.2 HSE32 reference clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 160
5.5 Sub-GHz radio modems . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 161
5.5.1 LoRa modem . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 161
5.5.2 LoRa framing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 163
5.5.3 FSK modem . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 165
5.5.4 MSK modem . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 166
5.5.5 Generic framing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 166
5.5.6 BPSK modem . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 168
5.5.7 BPSK framing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 169
5.6 Sub-GHz radio data buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 169
5.6.1 Receive data buffer operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 170
5.6.2 Transmit data buffer operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 170
5.7 Sub-GHz radio operating modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 170
5.7.1 Startup mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 172
5.7.2 Sleep mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 172
5.7.3 Calibration mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 172
5.7.4 Standby mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 173
5.7.5 Frequency synthesis mode (FS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 173
5.7.6 Transmit mode (TX) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 173

Contents RM0453
6/1450 RM0453 Rev 5
5.7.7 Receive mode (RX) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174
5.7.8 Active mode switching time . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174
5.8 Sub-GHz radio SPI interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 175
5.8.1 Sub-GHz radio command structure . . . . . . . . . . . . . . . . . . . . . . . . . . . 176
5.8.2 Register and buffer access commands . . . . . . . . . . . . . . . . . . . . . . . . 176
5.8.3 Operating mode commands . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 178
5.8.4 Sub-GHz radio configuration commands . . . . . . . . . . . . . . . . . . . . . . . 183
5.8.5 Communication status information commands . . . . . . . . . . . . . . . . . . 194
5.8.6 IRQ interrupt commands . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 197
5.8.7 Miscellaneous commands . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 199
5.8.8 Set_TcxoMode command . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 202
5.8.9 Sub-GHz radio commands overview . . . . . . . . . . . . . . . . . . . . . . . . . . 203
5.9 Sub-GHz radio application configuration . . . . . . . . . . . . . . . . . . . . . . . . 205
5.9.1 Basic sequence for LoRa, (G)MSK and (G)FSK transmit operation . . 205
5.9.2 Basic sequence for LoRa and (G)FSK receive operation . . . . . . . . . . 206
5.9.3 Basic sequence for BPSK transmit operation . . . . . . . . . . . . . . . . . . . 207
5.10 Sub-GHz radio registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 207
5.10.1 Sub-GHz radio ramp-up MSB register (SUBGHZ_RAM_RAMPUPH) 207
5.10.2 Sub-GHz radio ramp-up LSB register (SUBGHZ_RAM_RAMPUPL) . 208
5.10.3 Sub-GHz radio ramp-down MSB register
(SUBGHZ_RAM_RAMPDNH) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208
5.10.4 Sub-GHz radio ramp-down LSB register
(SUBGHZ_RAM_RAMPDNL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208
5.10.5 Sub-GHz radio frame limit MSB register
(SUBGHZ_RAM_FRAMELIMH) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208
5.10.6 Sub-GHz radio frame limit LSB register
(SUBGHZ_RAM_FRAMELIML) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209
5.10.7 Sub-GHz radio generic bit synchronization register
(SUBGHZ_GBSYNCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209
5.10.8 Sub-GHz radio generic CFO MSB register (SUBGHZ_GCFORH) . . . 209
5.10.9 Sub-GHz radio generic CFO LSB register (SUBGHZ_GCFORL) . . . . 210
5.10.10 Sub-GHz radio generic packet control 1 register
(SUBGHZ_GPKTCTL1R) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210
5.10.11 Sub-GHz radio generic packet control 1A register
(SUBGHZ_GPKTCTL1AR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210
5.10.12 Sub-GHz radio generic whitening LSB register
(SUBGHZ_GWHITEINIRL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 211
5.10.13 Sub-GHz radio generic payload length register
(SUBGHZ_GRTXPLDLEN) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 211

RM0453 Rev 5 7/1450
RM0453 Contents
44
5.10.14 Sub-GHz radio generic CRC initial MSB register
(SUBGHZ_GCRCINIRH) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 211
5.10.15 Sub-GHz radio generic CRC initial LSB register
(SUBGHZ_GCRCINIRL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 212
5.10.16 Sub-GHz radio generic CRC polynomial MSB register
(SUBGHZ_GCRCPOLRH) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 212
5.10.17 Sub-GHz radio generic CRC polynomial LSB register
(SUBGHZ_GCRCPOLRL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 212
5.10.18 Sub-GHz radio generic synchronization word control register 0
(SUBGHZ_GSYNCR0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 213
5.10.19 Sub-GHz radio generic synchronization word control register 1
(SUBGHZ_GSYNCR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 213
5.10.20 Sub-GHz radio generic synchronization word control register 2
(SUBGHZ_GSYNCR2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 213
5.10.21 Sub-GHz radio generic synchronization word control register 3
(SUBGHZ_GSYNCR3) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 213
5.10.22 Sub-GHz radio generic synchronization word control register 4
(SUBGHZ_GSYNCR4) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 214
5.10.23 Sub-GHz radio generic synchronization word control register 5
(SUBGHZ_GSYNCR5) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 214
5.10.24 Sub-GHz radio generic synchronization word control register 6
(SUBGHZ_GSYNCR6) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 214
5.10.25 Sub-GHz radio generic synchronization word control register 7
(SUBGHZ_GSYNCR7) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 214
5.10.26 Sub-GHz radio generic node address register
(SUBGHZ_GNODEADR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 215
5.10.27 Sub-GHz radio generic broadcast address register
(SUBGHZ_GBCASTADDR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 215
5.10.28 Sub-GHz radio generic AFC register (SUBGHZ_GAFCR) . . . . . . . . . 215
5.10.29 Sub-GHz radio LoRa payload length register
(SUBGHZ_LPLDLENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 215
5.10.30 Sub-GHz radio synchro timeout register
(SUBGHZ_LSYNCTIMEOUTR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 216
5.10.31 Sub-GHz radio LoRa IQ polarity MSB register (SUBGHZ_LIQPOLR) 216
5.10.32 Sub-GHz radio LoRa IQ polarity LSB register (SUBGHZ_LIQPOLR) . 216
5.10.33 Sub-GHz radio LoRa synchronization word MSB register
(SUBGHZ_LSYNCRH) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 216
5.10.34 Sub-GHz radio LoRa synchronization word LSB register
(SUBGHZ_LSYNCRL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217
5.10.35 Sub-GHz radio Tx address pointer register (SUBGHZ_TXADRPTR) . 217
5.10.36 Sub-GHz radio Rx address pointer register
(SUBGHZ_RXADRPTRR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217
5.10.37 Sub-GHz radio bandwidth select register (SUBGHZ_BWSELR) . . . . . 218

Contents RM0453
8/1450 RM0453 Rev 5
5.10.38 Sub-GHz radio random number register 3 (SUBGHZ_RNGR3) . . . . . 218
5.10.39 Sub-GHz radio random number register 2 (SUBGHZ_RNGR2) . . . . . 218
5.10.40 Sub-GHz radio random number register 1 (SUBGHZ_RNGR1) . . . . . 218
5.10.41 Sub-GHz radio random number register 0 (SUBGHZ_RNGR0) . . . . . 219
5.10.42 Sub-GHz radio SD resolution register (SUBGHZ_SDCFG0R) . . . . . . 219
5.10.43 Sub-GHz radio AGC RSSI control register
(SUBGHZ_AGCRSSICTL0R) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219
5.10.44 Sub-GHz radio receiver gain control register (SUBGHZ_RXGAINCR) 219
5.10.45 Sub-GHz radio AGC reset configuration register
(SUBGHZ_AGCGFORSTCFGR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 220
5.10.46 Sub-GHz radio AGC reset power threshold register
(SUBGHZ_AGCGFORSTPOWTHR) . . . . . . . . . . . . . . . . . . . . . . . . . . 220
5.10.47 Sub-GHz radio Tx clamp register (SUBGHZ_TXCLAMPR) . . . . . . . . . 220
5.10.48 Sub-GHz radio disable LNA register (REG_ANA_LNA) . . . . . . . . . . . 221
5.10.49 Sub-GHz radio disable mixer register (REG_ANA_MIXER) . . . . . . . . 221
5.10.50 Sub-GHz radio PA over current protection register
(SUBGHZ_PAOCPR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221
5.10.51 Sub-GHz radio RTC control register (SUBGHZ_RTCCTLR) . . . . . . . . 221
5.10.52 Sub-GHz radio RTC period MSB register (SUBGHZ_RTCPRDR2) . . 222
5.10.53 Sub-GHz radio RTC period mid-byte register
(SUBGHZ_RTCPRDR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222
5.10.54 Sub-GHz radio RTC period LSB register (SUBGHZ_RTCPRDR0) . . . 222
5.10.55 Sub-GHz radio HSE32 OSC_IN capacitor trim register
(SUBGHZ_HSEINTRIMR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 223
5.10.56 Sub-GHz radio HSE32 OSC_OUT capacitor trim register
(SUBGHZ_HSEOUTTRIMR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 223
5.10.57 Sub-GHz radio SMPS control 0 register (SUBGHZ_SMPSC0R) . . . . 224
5.10.58 Sub-GHz radio power control register (SUBGHZ_PCR) . . . . . . . . . . . 224
5.10.59 Sub-GHz radio regulator drive control register
(SUBGHZ_REGDRVCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 225
5.10.60 Sub-GHz radio SMPS control 2 register (SUBGHZ_SMPSC2R) . . . . 225
5.10.61 Sub-GHz radio register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 226
6 Power control (PWR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 228
6.1 Power supplies . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 228
6.1.1 Independent analog peripherals supply . . . . . . . . . . . . . . . . . . . . . . . . 231
6.1.2 Battery backup domain . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 231
6.1.3 Voltage regulator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 233
6.1.4 Dynamic voltage scaling management . . . . . . . . . . . . . . . . . . . . . . . . 233

RM0453 Rev 5 9/1450
RM0453 Contents
44
6.2 Power supply supervisor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 234
6.2.1 Power-on reset (POR)/power-down reset (PDR)
/Brownout reset (BOR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 234
6.2.2 Programmable voltage detector (PVD) . . . . . . . . . . . . . . . . . . . . . . . . 235
6.2.3 Peripheral voltage monitoring (PVM) . . . . . . . . . . . . . . . . . . . . . . . . . . 236
6.2.4 Radio end of life (EOL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 237
6.3 Radio busy management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 237
6.4 CPU2 boot . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 239
6.5 Low-power modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 241
6.5.1 Run mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 249
6.5.2 Low-power run mode (LPRun) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 249
6.5.3 Enter low-power mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250
6.5.4 Exit low-power mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250
6.5.5 Sleep mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 252
6.5.6 Low-power sleep mode (LPSleep) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 253
6.5.7 Stop 0 mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 254
6.5.8 Stop 1 mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 256
6.5.9 Stop 2 mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 257
6.5.10 Standby mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 259
6.5.11 Shutdown mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 261
6.5.12 Auto-wake-up from low-power mode . . . . . . . . . . . . . . . . . . . . . . . . . . 262
6.6 PWR registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 263
6.6.1 PWR control register 1 (PWR_CR1) . . . . . . . . . . . . . . . . . . . . . . . . . . 263
6.6.2 PWR control register 2 (PWR_CR2) . . . . . . . . . . . . . . . . . . . . . . . . . . 265
6.6.3 PWR control register 3 (PWR_CR3) . . . . . . . . . . . . . . . . . . . . . . . . . . 266
6.6.4 PWR control register 4 (PWR_CR4) . . . . . . . . . . . . . . . . . . . . . . . . . . 268
6.6.5 PWR status register 1 (PWR_SR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . 269
6.6.6 Power status register 2 (PWR_SR2) . . . . . . . . . . . . . . . . . . . . . . . . . . 270
6.6.7 PWR status clear register (PWR_SCR) . . . . . . . . . . . . . . . . . . . . . . . . 272
6.6.8 PWR control register 5 (PWR_CR5) . . . . . . . . . . . . . . . . . . . . . . . . . . 273
6.6.9 PWR port A pull-up control register (PWR_PUCRA) . . . . . . . . . . . . . . 274
6.6.10 PWR port A pull-down control register (PWR_PDCRA) . . . . . . . . . . . . 274
6.6.11 PWR port B pull-up control register (PWR_PUCRB) . . . . . . . . . . . . . . 275
6.6.12 PWR port B pull-down control register (PWR_PDCRB) . . . . . . . . . . . 275
6.6.13 PWR port C pull-up control register (PWR_PUCRC) . . . . . . . . . . . . . 276
6.6.14 PWR port C pull-down control register (PWR_PDCRC) . . . . . . . . . . . 276
6.6.15 PWR port H pull-up control register (PWR_PUCRH) . . . . . . . . . . . . . 277

Contents RM0453
10/1450 RM0453 Rev 5
6.6.16 PWR port H pull-down control register (PWR_PDCRH) . . . . . . . . . . . 277
6.6.17 PWR CPU2 control register 1 (PWR_C2CR1) . . . . . . . . . . . . . . . . . . 278
6.6.18 PWR CPU2 control register 3 (PWR_C2CR3) . . . . . . . . . . . . . . . . . . 279
6.6.19 PWR extended status and status clear register (PWR_EXTSCR) . . . 280
6.6.20 PWR security configuration register (PWR_SECCFGR) . . . . . . . . . . . 282
6.6.21 PWR sub-GHz SPI control register (PWR_SUBGHZSPICR) . . . . . . . 282
6.6.22 PWR RSS command register (PWR_RSSCMDR) . . . . . . . . . . . . . . . 283
6.6.23 PWR register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 283
7 Reset and clock control (RCC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 286
7.1 Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 286
7.1.1 Power reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 286
7.1.2 System reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 286
7.1.3 Backup domain reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 288
7.1.4 Sub-GHz radio reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 288
7.1.5 PKA SRAM reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 288
7.2 Clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 288
7.2.1 HSE32 clock with trimming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 291
7.2.2 HSI16 clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 294
7.2.3 MSI clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 294
7.2.4 PLL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 295
7.2.5 LSE clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 296
7.2.6 LSI clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 297
7.2.7 Clock source stabilization time . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 297
7.2.8 System clock (SYSCLK) selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . 297
7.2.9 Clock source frequency versus voltage scaling . . . . . . . . . . . . . . . . . . 298
7.2.10 Clock security system on HSE32 (CSS) . . . . . . . . . . . . . . . . . . . . . . . 298
7.2.11 Clock security system on LSE (LSECSS) . . . . . . . . . . . . . . . . . . . . . . 299
7.2.12 SPI2S2 clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 299
7.2.13 Sub-GHz radio SPI clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 299
7.2.14 ADC clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 300
7.2.15 RTC clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 300
7.2.16 Timer clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 300
7.2.17 Watchdog clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 301
7.2.18 True RNG clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 301
7.2.19 Clock-out capability . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 301
7.2.20 Internal/external clock measurement with TIM16/TIM17 . . . . . . . . . . . 302

RM0453 Rev 5 11/1450
RM0453 Contents
44
7.2.21 Peripheral clocks enable . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 304
7.3 Low-power modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 305
7.4 RCC registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307
7.4.1 RCC clock control register (RCC_CR) . . . . . . . . . . . . . . . . . . . . . . . . . 307
7.4.2 RCC internal clock sources calibration register (RCC_ICSCR) . . . . . . 310
7.4.3 RCC clock configuration register (RCC_CFGR) . . . . . . . . . . . . . . . . . 311
7.4.4 RCC PLL configuration register (RCC_PLLCFGR) . . . . . . . . . . . . . . . 314
7.4.5 RCC clock interrupt enable register (RCC_CIER) . . . . . . . . . . . . . . . . 317
7.4.6 RCC clock interrupt flag register (RCC_CIFR) . . . . . . . . . . . . . . . . . . 318
7.4.7 RCC clock interrupt clear register (RCC_CICR) . . . . . . . . . . . . . . . . . 319
7.4.8 RCC AHB1 peripheral reset register (RCC_AHB1RSTR) . . . . . . . . . . 321
7.4.9 RCC AHB2 peripheral reset register (RCC_AHB2RSTR) . . . . . . . . . . 321
7.4.10 RCC AHB3 peripheral reset register (RCC_AHB3RSTR) . . . . . . . . . . 322
7.4.11 RCC APB1 peripheral reset register 1 (RCC_APB1RSTR1) . . . . . . . . 323
7.4.12 RCC APB1 peripheral reset register 2 (RCC_APB1RSTR2) . . . . . . . . 324
7.4.13 RCC APB2 peripheral reset register (RCC_APB2RSTR) . . . . . . . . . . 325
7.4.14 RCC APB3 peripheral reset register (RCC_APB3RSTR) . . . . . . . . . . 326
7.4.15 RCC AHB1 peripheral clock enable register (RCC_AHB1ENR) . . . . . 327
7.4.16 RCC AHB2 peripheral clock enable register (RCC_AHB2ENR) . . . . . 328
7.4.17 RCC AHB3 peripheral clock enable register (RCC_AHB3ENR) . . . . . 329
7.4.18 RCC APB1 peripheral clock enable register 1 (RCC_APB1ENR1) . . . 330
7.4.19 RCC APB1 peripheral clock enable register 2 (RCC_APB1ENR2) . . . 331
7.4.20 RCC APB2 peripheral clock enable register (RCC_APB2ENR) . . . . . 332
7.4.21 RCC APB3 peripheral clock enable register (RCC_APB3ENR) . . . . . 333
7.4.22 RCC AHB1 peripheral clock enable in Sleep mode register
(RCC_AHB1SMENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334
7.4.23 RCC AHB2 peripheral clock enable in Sleep mode register
(RCC_AHB2SMENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 335
7.4.24 RCC AHB3 peripheral clock enable in Sleep and Stop mode register
(RCC_AHB3SMENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 336
7.4.25 RCC APB1 peripheral clock enable in Sleep mode register 1
(RCC_APB1SMENR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 337
7.4.26 RCC APB1 peripheral clock enable in Sleep mode register 2
(RCC_APB1SMENR2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 339
7.4.27 RCC APB2 peripheral clock enable in Sleep mode register
(RCC_APB2SMENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 340
7.4.28 RCC APB3 peripheral clock enable in Sleep mode register
(RCC_APB3SMENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 341

Contents RM0453
12/1450 RM0453 Rev 5
7.4.29 RCC peripherals independent clock configuration register
(RCC_CCIPR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 342
7.4.30 RCC backup domain control register (RCC_BDCR) . . . . . . . . . . . . . . 344
7.4.31 RCC control/status register (RCC_CSR) . . . . . . . . . . . . . . . . . . . . . . . 346
7.4.32 RCC extended clock recovery register (RCC_EXTCFGR) . . . . . . . . . 349
7.4.33 RCC CPU2 AHB1 peripheral clock enable register
(RCC_C2AHB1ENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 351
7.4.34 RCC CPU2 AHB2 peripheral clock enable register
(RCC_C2AHB2ENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 352
7.4.35 RCC CPU2 AHB3 peripheral clock enable register
(RCC_C2AHB3ENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 353
7.4.36 RCC CPU2 APB1 peripheral clock enable register 1
(RCC_C2APB1ENR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354
7.4.37 RCC CPU2 APB1 peripheral clock enable register 2
(RCC_C2APB1ENR2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 355
7.4.38 RCC CPU2 APB2 peripheral clock enable register
(RCC_C2APB2ENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 356
7.4.39 RCC CPU2 APB3 peripheral clock enable register
(RCC_C2APB3ENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 357
7.4.40 RCC CPU2 AHB1 peripheral clock enable in Sleep mode register
(RCC_C2AHB1SMENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 358
7.4.41 RCC CPU2 AHB2 peripheral clock enable in Sleep mode register
(RCC_C2AHB2SMENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 359
7.4.42 RCC CPU2 AHB3 peripheral clock enable in Sleep mode register
(RCC_C2AHB3SMENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 360
7.4.43 RCC CPU2 APB1 peripheral clock enable in Sleep mode register 1
(RCC_C2APB1SMENR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 361
7.4.44 RCC CPU2 APB1 peripheral clock enable in Sleep mode register 2
(RCC_C2APB1SMENR2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 363
7.4.45 RCC CPU2 APB2 peripheral clock enable in Sleep mode register
(RCC_C2APB2SMENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 364
7.4.46 RCC CPU2 APB3 peripheral clock enable in Sleep mode register
(RCC_C2APB3SMENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 365
7.4.47 RCC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366
8 Hardware semaphore (HSEM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 372
8.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 372
8.2 Main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 372
8.3 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 373
8.3.1 HSEM block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 373
8.3.2 HSEM internal signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 373

RM0453 Rev 5 13/1450
RM0453 Contents
44
8.3.3 HSEM lock procedures . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 373
8.3.4 HSEM write/read/read lock register address . . . . . . . . . . . . . . . . . . . . 375
8.3.5 HSEM unlock procedures . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375
8.3.6 HSEM COREID semaphore clear . . . . . . . . . . . . . . . . . . . . . . . . . . . . 376
8.3.7 HSEM interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 376
8.3.8 AHB bus master ID verification . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378
8.4 HSEM registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 379
8.4.1 HSEM register semaphore x (HSEM_Rx) . . . . . . . . . . . . . . . . . . . . . . 379
8.4.2 HSEM read lock register semaphore x (HSEM_RLRx) . . . . . . . . . . . . 380
8.4.3 HSEM interrupt enable register (HSEM_CnIER) . . . . . . . . . . . . . . . . . 381
8.4.4 HSEM interrupt clear register (HSEM_CnICR) . . . . . . . . . . . . . . . . . . 381
8.4.5 HSEM interrupt status register (HSEM_CnISR) . . . . . . . . . . . . . . . . . 381
8.4.6 HSEM interrupt status register (HSEM_CnMISR) . . . . . . . . . . . . . . . . 382
8.4.7 HSEM clear register (HSEM_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 382
8.4.8 HSEM clear semaphore key register (HSEM_KEYR) . . . . . . . . . . . . . 383
8.4.9 HSEM register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 384
9 Inter-processor communication controller (IPCC) . . . . . . . . . . . . . . . 386
9.1 IPCC introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 386
9.2 IPCC main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 386
9.3 IPCC functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 386
9.3.1 IPCC block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 387
9.3.2 IPCC Simplex channel mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 387
9.3.3 IPCC Half-duplex channel mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 390
9.3.4 IPCC interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 393
9.4 IPCC registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 393
9.4.1 IPCC processor 1 control register (IPCC_C1CR) . . . . . . . . . . . . . . . . 393
9.4.2 IPCC processor 1 mask register (IPCC_C1MR) . . . . . . . . . . . . . . . . . 394
9.4.3 IPCC processor 1 status set clear register (IPCC_C1SCR) . . . . . . . . 395
9.4.4 IPCC processor 1 to processor 2 status register
(IPCC_C1TOC2SR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 395
9.4.5 IPCC processor 2 control register (IPCC_C2CR) . . . . . . . . . . . . . . . . 396
9.4.6 IPCC processor 2 mask register (IPCC_C2MR) . . . . . . . . . . . . . . . . . 396
9.4.7 IPCC processor 2 status set clear register (IPCC_C2SCR) . . . . . . . . 397
9.4.8 IPCC processor 2 to processor 1 status register
(IPCC_C2TOC1SR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 397
9.4.9 IPCC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 399

Contents RM0453
14/1450 RM0453 Rev 5
10 General-purpose I/Os (GPIO) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 400
10.1 GPIO introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 400
10.2 GPIO main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 400
10.3 GPIO functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 400
10.3.1 General purpose I/O (GPIO) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 403
10.3.2 I/O pin alternate function multiplexer and mapping . . . . . . . . . . . . . . . 403
10.3.3 I/O port control registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 404
10.3.4 I/O port data registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 404
10.3.5 I/O data bitwise handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 404
10.3.6 GPIO locking mechanism . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 405
10.3.7 I/O alternate function input/output . . . . . . . . . . . . . . . . . . . . . . . . . . . . 405
10.3.8 External interrupt/wake-up lines . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 405
10.3.9 Input configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 406
10.3.10 Output configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 406
10.3.11 Alternate function configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 407
10.3.12 Analog configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 408
10.3.13 Using the LSE oscillator pins as GPIOs . . . . . . . . . . . . . . . . . . . . . . . 408
10.3.14 Using the GPIO pins in the RTC supply domain . . . . . . . . . . . . . . . . . 408
10.3.15 Using PH3 as GPIO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 409
10.4 GPIO registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 409
10.4.1 GPIOx mode register (GPIOx_MODER) (x = A to B) . . . . . . . . . . . . . . 409
10.4.2 GPIOx output type register (GPIOx_OTYPER) (x = A to B) . . . . . . . . . 410
10.4.3 GPIOx output speed register (GPIOx_OSPEEDR) (x = A to B) . . . . . . 410
10.4.4 GPIOx pull-up/pull-down register (GPIOx_PUPDR) (x = A to B) . . . . . 411
10.4.5 GPIOx input data register (GPIOx_IDR) (x = A to B) . . . . . . . . . . . . . . 411
10.4.6 GPIOx output data register (GPIOx_ODR) (x = A to B) . . . . . . . . . . . . 412
10.4.7 GPIOx bit set/reset register (GPIOx_BSRR) (x = A to B) . . . . . . . . . . . 412
10.4.8 GPIOx configuration lock register (GPIOx_LCKR) (x = A to B) . . . . . . 413
10.4.9 GPIOx alternate function low register (GPIOx_AFRL) (x = A to B) . . . 414
10.4.10 GPIOx alternate function high register (GPIOx_AFRH) (x = A to B) . . 414
10.4.11 GPIOx bit reset register (GPIOx_BRR) (x = A to B) . . . . . . . . . . . . . . . 415
10.4.12 GPIOC mode register (GPIOC_MODER) . . . . . . . . . . . . . . . . . . . . . . 415
10.4.13 GPIOC output type register (GPIOC_OTYPER) . . . . . . . . . . . . . . . . . 416
10.4.14 GPIOC output speed register (GPIOC_OSPEEDR) . . . . . . . . . . . . . . 416
10.4.15 GPIOC pull-up/pull-down register (GPIOC_PUPDR) . . . . . . . . . . . . . 417
10.4.16 GPIOC input data register (GPIOC_IDR) . . . . . . . . . . . . . . . . . . . . . . 418

RM0453 Rev 5 15/1450
RM0453 Contents
44
10.4.17 GPIOC output data register (GPIOC_ODR) . . . . . . . . . . . . . . . . . . . . 418
10.4.18 GPIOC bit set/reset register (GPIOC_BSRR) . . . . . . . . . . . . . . . . . . . 419
10.4.19 GPIOC configuration lock register (GPIOC_LCKR) . . . . . . . . . . . . . . . 420
10.4.20 GPIOC alternate function low register (GPIOC_AFRL) . . . . . . . . . . . . 421
10.4.21 GPIOC alternate function high register (GPIOC_AFRH) . . . . . . . . . . . 421
10.4.22 GPIOC bit reset register (GPIOC_BRR) . . . . . . . . . . . . . . . . . . . . . . . 422
10.4.23 GPIOH mode register (GPIOH_MODER) . . . . . . . . . . . . . . . . . . . . . . 422
10.4.24 GPIO H output type register (GPIOH_OTYPER) . . . . . . . . . . . . . . . . . 423
10.4.25 GPIOH output speed register (GPIOH_OSPEEDR) . . . . . . . . . . . . . . 423
10.4.26 GPIOH pull-up/pull-down register (GPIOH_PUPDR) . . . . . . . . . . . . . 424
10.4.27 GPIOH input data register (GPIOH_IDR) . . . . . . . . . . . . . . . . . . . . . . 424
10.4.28 GPIOH output data register (GPIOH_ODR) . . . . . . . . . . . . . . . . . . . . 425
10.4.29 GPIO H bit set/reset register (GPIOH_BSRR) . . . . . . . . . . . . . . . . . . . 425
10.4.30 GPIOH configuration lock register (GPIOH_LCKR) . . . . . . . . . . . . . . . 426
10.4.31 GPIOH alternate function low register (GPIOH_AFRL) . . . . . . . . . . . . 427
10.4.32 GPIOH bit reset register (GPIOH_BRR) . . . . . . . . . . . . . . . . . . . . . . . 427
10.4.33 GPIOA register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 428
10.4.34 GPIOB register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 429
10.4.35 GPIOC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 430
10.4.36 GPIOH register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 431
11 System configuration controller (SYSCFG) . . . . . . . . . . . . . . . . . . . . 432
11.1 SYSCFG main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 432
11.2 SYSCFG registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 432
11.2.1 SYSCFG memory remap register (SYSCFG_MEMRMP) . . . . . . . . . . 432
11.2.2 SYSCFG configuration register 1 (SYSCFG_CFGR1) . . . . . . . . . . . . 433
11.2.3 SYSCFG external interrupt configuration register 1
(SYSCFG_EXTICR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 434
11.2.4 SYSCFG external interrupt configuration register 2
(SYSCFG_EXTICR2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 435
11.2.5 SYSCFG external interrupt configuration register 3
(SYSCFG_EXTICR3) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 436
11.2.6 SYSCFG external interrupt configuration register 4
(SYSCFG_EXTICR4) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 437
11.2.7 SYSCFG SRAM control and status register (SYSCFG_SCSR) . . . . . 438
11.2.8 SYSCFG configuration register 2 (SYSCFG_CFGR2) . . . . . . . . . . . . 438
11.2.9 SYSCFG SRAM2 write protection register (SYSCFG_SWPR) . . . . . . 439
11.2.10 SYSCFG SRAM2 key register (SYSCFG_SKR) . . . . . . . . . . . . . . . . . 440

Contents RM0453
16/1450 RM0453 Rev 5
11.2.11 SYSCFG CPU1 interrupt mask register 1 (SYSCFG_IMR1) . . . . . . . . 440
11.2.12 SYSCFG CPU1 interrupt mask register 2 (SYSCFG_IMR2) . . . . . . . . 441
11.2.13 SYSCFG CPU2 interrupt mask register 1 (SYSCFG_C2IMR1) . . . . . 441
11.2.14 SYSCFG CPU2 interrupt mask register 2 (SYSCFG_C2IMR2) . . . . . 443
11.2.15 SYSCFG radio debug control register (SYSCFG_RFDCR) . . . . . . . . 443
11.2.16 SYSCFG register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 444
12 Peripherals interconnect matrix . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446
12.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446
12.2 Connection summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446
12.3 Interconnection details . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 447
12.3.1 From timer (TIM1/TIM2/TIM17) to timer (TIM1/TIM2) . . . . . . . . . . . . . 447
12.3.2 From timer (LPTIM1/LPTIM2) to timer (LPTIM3) . . . . . . . . . . . . . . . . . 448
12.3.3 From timer (TIM1/TIM2) and GPIO pin EXTI to ADC/DAC . . . . . . . . . 448
12.3.4 From timer (LPTIM1/LPTIM2) to DAC . . . . . . . . . . . . . . . . . . . . . . . . . 449
12.3.5 From ADC to timer (TIM1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 449
12.3.6 From HSE32, LSE, LSI, MSI, MCO, RTC to timers
(TIM2/TIM16/TIM17) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 449
12.3.7 From RTC, TAMP, COMP1, COMP2 to low-power timers
(LPTIM1/LPTIM2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 450
12.3.8 From timer (TIM1/TIM2) to comparators (COMP1/COMP2) . . . . . . . . 450
12.3.9 From internal analog to ADC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 451
12.3.10 From comparators (COMP1/COMP2) to timers
(TIM1/TIM2/TIM16/TIM17) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 451
12.3.11 From system errors to timers (TIM1/TIM16/TIM17) . . . . . . . . . . . . . . . 452
12.3.12 From timers (TIM16/TIM17) to IRTIM . . . . . . . . . . . . . . . . . . . . . . . . . 452
12.3.13 From timer (LPTIM1/LPTIM2/LPTIM3/GPIO pin EXTI)
to DMAMUX1 trigger . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 452
12.3.14 From timer (LPTIM3) to sub-GHz radio SPI NSS . . . . . . . . . . . . . . . . 453
13 Direct memory access controller (DMA) . . . . . . . . . . . . . . . . . . . . . . . 454
13.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 454
13.2 DMA main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 454
13.3 DMA implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 455
13.3.1 DMA1 and DMA2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 455
13.3.2 DMA request mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 455
13.4 DMA functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 456
13.4.1 DMA block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 456

RM0453 Rev 5 17/1450
RM0453 Contents
44
13.4.2 DMA pins and internal signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 457
13.4.3 DMA transfers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 457
13.4.4 DMA arbitration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 458
13.4.5 DMA channels . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 459
13.4.6 DMA data width, alignment and endianness . . . . . . . . . . . . . . . . . . . . 464
13.4.7 DMA error management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 465
13.5 DMA interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466
13.6 DMA registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466
13.6.1 DMA interrupt status register (DMA_ISR) . . . . . . . . . . . . . . . . . . . . . . 466
13.6.2 DMA interrupt flag clear register (DMA_IFCR) . . . . . . . . . . . . . . . . . . 469
13.6.3 DMA channel x configuration register (DMA_CCRx) . . . . . . . . . . . . . . 470
13.6.4 DMA channel x number of data to transfer register (DMA_CNDTRx) . 475
13.6.5 DMA channel x peripheral address register (DMA_CPARx) . . . . . . . . 476
13.6.6 DMA channel x memory address register (DMA_CMARx) . . . . . . . . . 476
13.6.7 DMA register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 477
14 DMA request multiplexer (DMAMUX) . . . . . . . . . . . . . . . . . . . . . . . . . 480
14.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 480
14.2 DMAMUX main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 481
14.3 DMAMUX implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 481
14.3.1 DMAMUX1 instantiation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 481
14.3.2 DMAMUX1 mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 482
14.4 DMAMUX functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484
14.4.1 DMAMUX block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484
14.4.2 DMAMUX signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 485
14.4.3 DMAMUX channels . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 485
14.4.4 DMAMUX secure/non-secure channels . . . . . . . . . . . . . . . . . . . . . . . . 486
14.4.5 DMAMUX privileged / unprivileged channels . . . . . . . . . . . . . . . . . . . . 486
14.4.6 DMAMUX request line multiplexer . . . . . . . . . . . . . . . . . . . . . . . . . . . . 486
14.4.7 DMAMUX request generator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489
14.5 DMAMUX interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 490
14.6 DMAMUX registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 492
14.6.1 DMAMUX request line multiplexer channel x configuration register
(DMAMUX_CxCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 492
14.6.2 DMAMUX request line multiplexer interrupt channel status register
(DMAMUX_CSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 493

Contents RM0453
18/1450 RM0453 Rev 5
14.6.3 DMAMUX request line multiplexer interrupt channel clear flag register
(DMAMUX_CCFR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 493
14.6.4 DMAMUX request generator channel x configuration register
(DMAMUX_RGxCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494
14.6.5 DMAMUX request generator interrupt status register
(DMAMUX_RGSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 495
14.6.6 DMAMUX request generator interrupt clear flag register
(DMAMUX_RGCFR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496
14.6.7 DMAMUX register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 497
15 Nested vectored interrupt controller (NVIC) . . . . . . . . . . . . . . . . . . . . 499
15.1 NVIC main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 499
15.2 Interrupt block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 499
15.3 Interrupt and exception vectors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 500
16 Extended interrupts and event controller (EXTI) . . . . . . . . . . . . . . . . 506
16.1 EXTI main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 506
16.2 EXTI block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 506
16.3 EXTI connections between peripherals and CPU . . . . . . . . . . . . . . . . . 508
16.3.1 EXTI wake-up interrupt list . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 508
16.4 EXTI functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 510
16.4.1 EXTI configurable event input wake-up . . . . . . . . . . . . . . . . . . . . . . . . 511
16.4.2 EXTI direct event input wake-up . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 512
16.5 EXTI functional behavior . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 512
16.6 EXTI registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 513
16.6.1 EXTI rising trigger selection register (EXTI_RTSR1) . . . . . . . . . . . . . . 514
16.6.2 EXTI falling trigger selection register (EXTI_FTSR1) . . . . . . . . . . . . . 515
16.6.3 EXTI software interrupt event register (EXTI_SWIER1) . . . . . . . . . . . 516
16.6.4 EXTI pending register (EXTI_PR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . 517
16.6.5 EXTI rising trigger selection register (EXTI_RTSR2) . . . . . . . . . . . . . . 518
16.6.6 EXTI falling trigger selection register (EXTI_FTSR2) . . . . . . . . . . . . . 518
16.6.7 EXTI software interrupt event register (EXTI_SWIER2) . . . . . . . . . . . 519
16.6.8 EXTI pending register (EXTI_PR2) . . . . . . . . . . . . . . . . . . . . . . . . . . . 520
16.6.9 EXTI interrupt mask register (EXTI_CnIMR1) . . . . . . . . . . . . . . . . . . . 520
16.6.10 EXTI event mask register (EXTI_CnEMR1) . . . . . . . . . . . . . . . . . . . . 521
16.6.11 EXTI interrupt mask register (EXTI_CnIMR2) . . . . . . . . . . . . . . . . . . . 522
16.6.12 EXTI event mask register (EXTI_CnEMR2) . . . . . . . . . . . . . . . . . . . . 522

RM0453 Rev 5 19/1450
RM0453 Contents
44
16.6.13 EXTI register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 523
17 Cyclic redundancy check calculation unit (CRC) . . . . . . . . . . . . . . . . 525
17.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 525
17.2 CRC main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 525
17.3 CRC functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 526
17.3.1 CRC block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 526
17.3.2 CRC internal signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 526
17.3.3 CRC operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 526
17.4 CRC registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 528
17.4.1 CRC data register (CRC_DR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 528
17.4.2 CRC independent data register (CRC_IDR) . . . . . . . . . . . . . . . . . . . . 528
17.4.3 CRC control register (CRC_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 529
17.4.4 CRC initial value (CRC_INIT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 530
17.4.5 CRC polynomial (CRC_POL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 530
17.4.6 CRC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 531
18 Analog-to-digital converter (ADC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 532
18.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 532
18.2 ADC main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 533
18.3 ADC functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 534
18.3.1 ADC pins and internal signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 534
18.3.2 ADC voltage regulator (ADVREGEN) . . . . . . . . . . . . . . . . . . . . . . . . . 535
18.3.3 Calibration (ADCAL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 536
18.3.4 ADC on-off control (ADEN, ADDIS, ADRDY) . . . . . . . . . . . . . . . . . . . . 537
18.3.5 ADC clock (CKMODE, PRESC[3:0]) . . . . . . . . . . . . . . . . . . . . . . . . . . 539
18.3.6 ADC connectivity . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 541
18.3.7 Configuring the ADC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 542
18.3.8 Channel selection (CHSEL, SCANDIR, CHSELRMOD) . . . . . . . . . . . 542
18.3.9 Programmable sampling time (SMPx[2:0]) . . . . . . . . . . . . . . . . . . . . . 543
18.3.10 Single conversion mode (CONT = 0) . . . . . . . . . . . . . . . . . . . . . . . . . . 544
18.3.11 Continuous conversion mode (CONT = 1) . . . . . . . . . . . . . . . . . . . . . . 544
18.3.12 Starting conversions (ADSTART) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 545
18.3.13 Timings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 546
18.3.14 Stopping an ongoing conversion (ADSTP) . . . . . . . . . . . . . . . . . . . . . 547
18.4 Conversion on external trigger and trigger polarity (EXTSEL, EXTEN) . 547

Contents RM0453
20/1450 RM0453 Rev 5
18.4.1 Discontinuous mode (DISCEN) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 548
18.4.2 Programmable resolution (RES) - Fast conversion mode . . . . . . . . . . 548
18.4.3 End of conversion, end of sampling phase (EOC, EOSMP flags) . . . . 549
18.4.4 End of conversion sequence (EOS flag) . . . . . . . . . . . . . . . . . . . . . . . 549
18.4.5 Example timing diagrams (single/continuous modes
hardware/software triggers) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 550
18.4.6 Low frequency trigger mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 552
18.5 Data management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 552
18.5.1 Data register and data alignment (ADC_DR, ALIGN) . . . . . . . . . . . . . 552
18.5.2 ADC overrun (OVR, OVRMOD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 552
18.5.3 Managing a sequence of data converted without using the DMA . . . . 554
18.5.4 Managing converted data without using the DMA without overrun . . . 554
18.5.5 Managing converted data using the DMA . . . . . . . . . . . . . . . . . . . . . . 554
18.6 Low-power features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 555
18.6.1 Wait mode conversion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 555
18.6.2 Auto-off mode (AUTOFF) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 556
18.7 Analog window watchdogs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 557
18.7.1 Description of analog watchdog 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 558
18.7.2 Description of analog watchdog 2 and 3 . . . . . . . . . . . . . . . . . . . . . . . 559
18.7.3 ADC_AWDx_OUT output signal generation . . . . . . . . . . . . . . . . . . . . 559
18.7.4 Analog Watchdog threshold control . . . . . . . . . . . . . . . . . . . . . . . . . . . 561
18.8 Oversampler . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 562
18.8.1 ADC operating modes supported when oversampling . . . . . . . . . . . . 564
18.8.2 Analog watchdog . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 564
18.8.3 Triggered mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 564
18.9 Temperature sensor and internal reference voltage . . . . . . . . . . . . . . . . 565
18.10 Battery voltage monitoring . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 567
18.11 ADC interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 568
18.12 ADC registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 570
18.12.1 ADC interrupt and status register (ADC_ISR) . . . . . . . . . . . . . . . . . . . 570
18.12.2 ADC interrupt enable register (ADC_IER) . . . . . . . . . . . . . . . . . . . . . . 572
18.12.3 ADC control register (ADC_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 574
18.12.4 ADC configuration register 1 (ADC_CFGR1) . . . . . . . . . . . . . . . . . . . 576
18.12.5 ADC configuration register 2 (ADC_CFGR2) . . . . . . . . . . . . . . . . . . . 579
18.12.6 ADC sampling time register (ADC_SMPR) . . . . . . . . . . . . . . . . . . . . . 580
18.12.7 ADC watchdog threshold register (ADC_AWD1TR) . . . . . . . . . . . . . . 581