Nxp semiconductors Mpc5606s User manual

MPC5606S Microcontroller Reference Manual, Rev. 7

Freescale Semiconductor

MPC5606S Microcontroller Reference

Manual

Supports MPC5602S, MPC5604S and MPC5606S

MPC5606S Microcontroller Reference Manual, Rev. 7

Freescale Semiconductor

Document Number: MPC5606SRM

Rev. 7

10/2012

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MPC5606S Microcontroller Reference Manual, Rev. 7

Freescale Semiconductor 1

Chapter 1

Overview

1.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .41

1.2 MPC5606S family comparison . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .43

1.3 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .45

1.4 Chip-level features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .45

1.5 Feature details . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .48

1.5.1 Low-power operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .48

1.5.2 e200z0h core processor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .51

1.5.3 Crossbar switch (XBAR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .53

1.5.4 Enhanced Direct Memory Access (eDMA) . . . . . . . . . . . . . . . . . . . . . . . . . . . . .54

1.5.5 Inter-IC communications module (I2C) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .54

1.5.6 Interrupt Controller (INTC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .55

1.5.7 QuadSPI serial flash controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .55

1.5.8 System Integration Unit (SIU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .56

1.5.9 Flash memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .56

1.5.10 SRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .57

1.5.11 On-chip graphics SRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .57

1.5.12 Memory Protection Unit (MPU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .57

1.5.13 Boot Assist Module (BAM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .57

1.5.14 Enhanced Modular Input/Output System (eMIOS) . . . . . . . . . . . . . . . . . . . . . . .58

1.5.15 Analog-to-Digital Converter (ADC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .59

1.5.16 Deserial Serial Peripheral Interface (DSPI) . . . . . . . . . . . . . . . . . . . . . . . . . . . .60

1.5.17 FlexCAN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .61

1.5.18 Serial communication interface module (LINFlex) . . . . . . . . . . . . . . . . . . . . . . .62

1.5.19 System clocks and clock generation modules . . . . . . . . . . . . . . . . . . . . . . . . . .62

1.5.20 Periodic Interrupt Timer module (PIT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .63

1.5.21 Real Time Counter (RTC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .64

1.5.22 System Timer Module (STM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .64

1.5.23 Software Watchdog Timer (SWT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .64

1.5.24 Display Control Unit (DCU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .64

1.5.25 Parallel Data Interface (PDI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .65

1.5.26 Liquid Crystal Display (LCD) driver . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .66

1.5.27 Stepper Motor Controller (SMC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .67

1.5.28 Stepper Stall Detect (SSD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .67

1.5.29 Sound Generation Logic (SGL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .67

1.5.30 IEEE 1149.1 JTAG Controller (JTAGC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .68

1.5.31 Nexus Development Interface (NDI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .68

1.6 Developer environment . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .68

1.7 How to use the MPC5606S documents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .69

1.7.1 The MPC5606S document set . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .69

1.7.2 Reference manual content . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .69

1.8 Using the MPC5606S . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .71

1.8.1 Hardware design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .71

1.8.2 Input/output pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .72

MPC5606S Microcontroller Reference Manual, Rev. 7

2Freescale Semiconductor

1.8.3 Software design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .72

1.8.4 Other features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .73

Chapter 2

Memory Map

Chapter 3

Signal Description

3.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .81

3.2 Package pinouts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .82

3.3 Pad configuration during reset phases . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .85

3.4 Voltage supply pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .85

3.5 Pad types . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .86

3.6 System pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .87

3.7 Debug pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .87

3.8 Functional ports . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .88

3.9 Signal details . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .107

Chapter 4

Safety

4.1 Register protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .111

4.1.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .111

4.1.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .111

4.1.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .111

4.1.1.3 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .112

4.1.2 External signal description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .112

4.1.3 Memory map and register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .112

4.1.3.1 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .113

4.1.3.2 Register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .114

4.1.4 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .116

4.1.4.1 General . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .116

4.1.4.2 Change lock settings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .116

4.1.4.3 Access errors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .119

4.1.5 Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .119

4.2 Software Watchdog Timer (SWT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .119

4.2.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .119

4.2.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .120

4.2.3 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .120

4.2.4 External signal description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .121

4.2.5 Memory map and register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .121

4.2.5.1 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .122

4.2.5.2 SWT Control Register (SWT_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . .122

4.2.5.3 SWT Interrupt Register (SWT_IR) . . . . . . . . . . . . . . . . . . . . . . . . . . . .123

4.2.5.4 SWT Timeout Register (SWT_TO) . . . . . . . . . . . . . . . . . . . . . . . . . . . .124

MPC5606S Microcontroller Reference Manual, Rev. 7

Freescale Semiconductor 3

4.2.5.5 SWT Window Register (SWT_WN) . . . . . . . . . . . . . . . . . . . . . . . . . . .125

4.2.5.6 SWT Service Register (SWT_SR) . . . . . . . . . . . . . . . . . . . . . . . . . . . .125

4.2.5.7 SWT Counter Output Register (SWT_CO) . . . . . . . . . . . . . . . . . . . . . .126

4.2.5.8 SWT Service Key Register (SWT_SK) . . . . . . . . . . . . . . . . . . . . . . . . .126

4.2.6 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .127

Chapter 5

Analog-to-Digital Converter (ADC)

5.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .129

5.1.1 Device-specific features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .129

5.1.2 Device-specific implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .130

5.2 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .130

5.3 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .131

5.3.1 Analog channel conversion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .131

5.3.1.1 Normal conversion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .131

5.3.1.2 Start of normal conversion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .131

5.3.1.3 Normal conversion operating modes . . . . . . . . . . . . . . . . . . . . . . . . . .132

5.3.1.4 Injected channel conversion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .133

5.3.1.5 Abort conversion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .134

5.3.2 Analog clock generator and conversion timings . . . . . . . . . . . . . . . . . . . . . . . .135

5.3.3 ADC sampling and conversion timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .135

5.3.4 Programmable analog watchdog . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .137

5.3.4.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .137

5.3.5 DMA functionality . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .138

5.3.6 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .138

5.3.7 External decode signals delay . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .139

5.3.8 Power-down mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .139

5.3.9 Auto-clock-off mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .139

5.4 Register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .140

5.4.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .140

5.4.2 Control logic registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .143

5.4.2.1 Main Configuration Register (MCR) . . . . . . . . . . . . . . . . . . . . . . . . . . .143

5.4.2.2 Main Status Register (MSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .145

5.4.3 Interrupt registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .147

5.4.3.1 Interrupt Status Register (ISR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .147

5.4.3.2 Channel Pending Registers (CEOCFR[1..2]) . . . . . . . . . . . . . . . . . . . .148

5.4.3.3 Interrupt Mask Register (IMR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .149

5.4.3.4 Channel Interrupt Mask Register (CIMR[1..2]) . . . . . . . . . . . . . . . . . . .150

5.4.3.5 Watchdog Threshold Interrupt Status Register (WTISR) . . . . . . . . . . .151

5.4.3.6 Watchdog Threshold Interrupt Mask Register (WTIMR) . . . . . . . . . . . .152

5.4.4 DMA registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .153

5.4.4.1 DMA Enable Register (DMAE) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .153

5.4.4.2 DMA Channel Select Register (DMAR[1..2]) . . . . . . . . . . . . . . . . . . . .154

5.4.5 Threshold registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .155

5.4.5.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .155

MPC5606S Microcontroller Reference Manual, Rev. 7

4Freescale Semiconductor

5.4.5.2 Threshold Control Register (TRCx, x= [0..3]) . . . . . . . . . . . . . . . . . . .155

5.4.5.3 Threshold Register (THRHLR[0:3]) . . . . . . . . . . . . . . . . . . . . . . . . . . .156

5.4.6 Conversion timing registers CTR[1..2] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .157

5.4.7 Mask registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .158

5.4.7.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .158

5.4.7.2 Normal Conversion Mask Registers (NCMR[1..2]) . . . . . . . . . . . . . . . .158

5.4.7.3 Injected Conversion Mask Registers (JCMR[1..2]) . . . . . . . . . . . . . . . .159

5.4.8 Delay registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .160

5.4.8.1 Decode Signals Delay Register (DSDR) . . . . . . . . . . . . . . . . . . . . . . .160

5.4.8.2 Power-down Exit Delay Register (PDEDR) . . . . . . . . . . . . . . . . . . . . .160

5.4.9 Data registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .162

5.4.9.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .162

5.4.9.2 Channel Data Register (CDR[0..95]) . . . . . . . . . . . . . . . . . . . . . . . . . .162

Chapter 6

Boot Assist Module (BAM)

6.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .165

6.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .165

6.3 Boot modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .165

6.4 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .166

6.5 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .166

6.5.1 Entering boot modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .166

6.5.2 Reset Configuration Half Word Source (RCHW) . . . . . . . . . . . . . . . . . . . . . . .168

6.5.3 Single-chip boot mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .169

6.5.3.1 Boot and alternate boot . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .170

6.5.4 Boot through BAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .170

6.5.4.1 Executing BAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .170

6.5.4.2 BAM software flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .171

6.5.4.3 BAM resources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .172

6.5.4.4 Download and execute the new code . . . . . . . . . . . . . . . . . . . . . . . . . .173

6.5.4.5 Download 64-bit password and password check . . . . . . . . . . . . . . . . .173

6.5.4.6 Download start address, VLE bit and code size . . . . . . . . . . . . . . . . . .174

6.5.4.7 Download data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .175

6.5.4.8 Execute code . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .175

6.5.5 Boot from UART . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .176

6.5.5.1 Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .176

6.5.5.2 Protocol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .176

6.5.6 Bootstrap with CAN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .177

6.5.6.1 Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .177

6.6 Protocol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .178

6.6.1 Flash memory password swapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .178

6.6.2 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .179

MPC5606S Microcontroller Reference Manual, Rev. 7

Freescale Semiconductor 5

Chapter 7

CAN Sampler

7.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .181

7.2 Main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .182

7.3 Register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .182

7.3.1 CAN Sampler Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .182

7.3.2 CAN Sampler Sample Registers 0–11 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .183

7.4 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .184

7.4.1 Enabling/disabling the CAN Sampler . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .185

7.4.2 Selecting the Rx port . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .185

7.4.3 Baud rate generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .186

Chapter 8

Clock Description

8.1 Clock architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .187

8.2 Auxiliary clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .188

8.3 Clock gating . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .189

8.4 Clock Generation Module (MC_CGM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .190

8.4.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .190

8.4.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .190

8.4.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .191

8.4.1.3 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .192

8.4.2 External signal description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .192

8.4.3 Memory map and register definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .192

8.4.3.1 Register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .196

8.4.4 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .204

8.4.4.1 System clock generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .204

8.4.4.2 Auxiliary clock generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .204

8.4.4.3 Output clock multiplexing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .208

8.4.4.4 Output Clock Division Selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .208

8.5 FXOSC external oscillator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .209

8.5.1 Main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .209

8.5.2 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .209

8.5.3 Register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .210

8.6 32 KHz OSC digital interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .211

8.6.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .211

8.6.2 Main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .211

8.6.3 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .211

8.6.4 Register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .212

8.7 SIRC digital interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .213

8.7.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .213

8.7.2 Low-Power RC Oscillator (128 kHz) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .213

8.7.3 Register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .214

8.8 FIRC digital interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .214

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6Freescale Semiconductor

8.8.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .214

8.8.2 Functional description (16 MHz) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .214

8.8.3 Register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .215

8.9 Frequency-modulated phase locked loops and system clocks (FMPLL0 and FMPLL1) 215

8.9.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .215

8.9.2 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .216

8.9.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .216

8.9.4 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .217

8.9.5 Register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .217

8.9.5.1 Control Register (CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .217

8.9.5.2 Modulation Register (MR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .220

8.9.6 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .221

8.9.6.1 Normal mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .221

8.9.6.2 Progressive clock switching . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .221

8.9.6.3 Normal mode with frequency modulation . . . . . . . . . . . . . . . . . . . . . . .222

8.9.6.4 Powerdown mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .223

8.9.6.5 1:1 mode (FMPLL0 only) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .223

8.9.7 Recommendations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .223

8.10 Clock Monitor Unit (CMU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .224

8.10.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .224

8.10.2 Main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .224

8.10.3 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .225

8.10.4 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .225

8.10.4.1 Crystal clock monitor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .226

8.10.4.2 PLL clock monitor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .226

8.10.4.3 Frequency meter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .226

8.10.5 Memory map and register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .227

8.10.5.1 Control Status Register (CMU_CSR) . . . . . . . . . . . . . . . . . . . . . . . . .228

8.10.5.2 Frequency Display Register (CMU_FDR) . . . . . . . . . . . . . . . . . . . . . .229

8.10.5.3 High Frequency Reference Register FMPLL0 (CMU_HFREFR) . . . .229

8.10.5.4 Low Frequency Reference Register FMPLL0 (CMU_LFREFR) . . . . .230

8.10.5.5 Interrupt Status Register (CMU_ISR) . . . . . . . . . . . . . . . . . . . . . . . . .230

8.10.5.6 Measurement Duration Register (CMU_MDR) . . . . . . . . . . . . . . . . . .231

Chapter 9

Configurable Enhanced Modular IO Subsystem (eMIOS200)

9.1 Device-specific information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .233

9.1.1 Unsupported features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .233

9.1.2 Device-specific configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .233

9.1.3 eMIOS clocking configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .234

9.1.4 MPC5606S family comparison . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .234

9.1.5 Channel Types . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .234

9.1.6 Unified Channel block . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .236

9.1.6.1 Channel mode selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .236

9.2 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .237

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Freescale Semiconductor 7

9.2.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .239

9.2.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .239

9.2.3 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .239

9.3 External signal description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .240

9.3.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .240

9.3.2 Detailed signal descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .240

9.3.2.1 emiosi[n] — eMIOS200 Channel Input Signal . . . . . . . . . . . . . . . . . . .240

9.3.2.2 emioso[n] — eMIOS200 Channel Output Signal . . . . . . . . . . . . . . . . .240

9.3.2.3 emios_flag_out[n] — eMIOS200 Channel Flag Signal . . . . . . . . . . . . .240

9.4 Memory map and register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .240

9.4.1 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .240

9.4.1.1 Unified Channel memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .241

9.4.2 Register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .242

9.4.2.1 eMIOS200 Module Configuration Register (EMIOSMCR) . . . . . . . . . .242

9.4.2.2 eMIOS200 Global FLAG Register (EMIOSGFLAG) . . . . . . . . . . . . . . .243

9.4.2.3 eMIOS200 Output Update Disable (EMIOSOUDIS) . . . . . . . . . . . . . . .244

9.4.2.4 eMIOS200 Disable Channel (EMIOSUCDIS) . . . . . . . . . . . . . . . . . . . .245

9.4.2.5 eMIOS200 UC A Register (EMIOSA[n]) . . . . . . . . . . . . . . . . . . . . . . . .246

9.4.2.6 eMIOS200 UC B Register (EMIOSB[n]) . . . . . . . . . . . . . . . . . . . . . . . .247

9.4.2.7 eMIOS200 UC Counter Register (EMIOSCNT[n]) . . . . . . . . . . . . . . . .248

9.4.2.8 eMIOS200 UC Control Register (EMIOSC[n]) . . . . . . . . . . . . . . . . . . .248

9.4.2.9 eMIOS200 UC Status Register (EMIOSS[n]) . . . . . . . . . . . . . . . . . . . .253

9.4.2.10 eMIOS200 UC Alternate A Register (EMIOSALTA[n]) . . . . . . . . . . . .253

9.5 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .254

9.5.1 Unified Channel (UC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .256

9.5.1.1 UC modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .257

9.5.1.2 Input Programmable Filter (IPF) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .271

9.5.1.3 Clock Prescaler (CP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .272

9.5.1.4 Effect of Freeze on the Unified Channel . . . . . . . . . . . . . . . . . . . . . . . .273

9.5.2 IP Bus Interface Unit (BIU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .273

9.5.2.1 Effect of Freeze on the BIU . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .273

9.5.3 Global Clock Prescaler Submodule (GCP) . . . . . . . . . . . . . . . . . . . . . . . . . . . .273

9.5.3.1 Effect of Freeze on the GCP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .274

9.6 Initialization/application information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .274

9.6.1 Considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .274

9.6.2 Application information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .274

9.6.2.1 Time Base Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .274

9.6.2.2 Coherent accesses . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .276

9.6.2.3 Channel/modes initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .276

Chapter 10

Crossbar Switch (XBAR)

10.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .279

10.2 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .279

10.3 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .279

MPC5606S Microcontroller Reference Manual, Rev. 7

8Freescale Semiconductor

10.4 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .280

10.5 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .280

10.5.1 Normal mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .280

10.5.2 Debug mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .280

10.6 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .280

10.6.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .280

10.6.2 General operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .281

10.6.3 Master ports . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .281

10.6.4 Slave ports . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .282

10.6.5 Priority assignment . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .282

10.6.6 Arbitration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .282

10.6.6.1 Fixed priority operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .282

Chapter 11

Deserial Serial Peripheral Interface (DSPI)

11.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .285

11.2 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .285

11.3 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .286

11.4 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .286

11.5 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .287

11.5.1 Master mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .287

11.5.2 Slave mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .288

11.5.3 Module Disable mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .288

11.5.4 External Stop mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .288

11.5.5 Debug mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .288

11.6 External signal description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .288

11.6.1 Signal overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .288

11.6.2 Signal names and descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .289

11.6.2.1 Peripheral Chip Select / Slave Select (CS_0) . . . . . . . . . . . . . . . . . . .289

11.6.2.2 Peripheral Chip Selects 1–2 (CS1:2) . . . . . . . . . . . . . . . . . . . . . . . . .289

11.6.2.3 Serial Input (SIN_x) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .289

11.6.2.4 Serial Output (SOUT_x) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .289

11.6.2.5 Serial Clock (SCK_x) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .289

11.7 Memory map and register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .290

11.7.1 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .290

11.7.2 Register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .291

11.7.2.1 DSPI Module Configuration Register (DSPIx_MCR) . . . . . . . . . . . . .291

11.7.2.2 DSPI Transfer Count Register (DSPIx_TCR) . . . . . . . . . . . . . . . . . . .293

11.7.2.3 DSPI Clock and Transfer Attributes Registers 0–7 (DSPIx_CTARn) .293

11.7.2.4 DSPI Status Register (DSPIx_SR) . . . . . . . . . . . . . . . . . . . . . . . . . . .299

11.7.2.5 DSPI DMA / Interrupt Request Select and Enable Register

(DSPIx_RSER) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .301

11.7.2.6 DSPI PUSH TX FIFO Register (DSPIx_PUSHR) . . . . . . . . . . . . . . . .303

11.7.2.7 DSPI POP RX FIFO Register (DSPIx_POPR) . . . . . . . . . . . . . . . . . .305

11.7.2.8 DSPI Transmit FIFO Registers 0–4 (DSPIx_TXFRn) . . . . . . . . . . . . .305

MPC5606S Microcontroller Reference Manual, Rev. 7

Freescale Semiconductor 9

11.7.2.9 DSPI Receive FIFO Registers 0–4 (DSPIx_RXFRn) . . . . . . . . . . . . .306

11.8 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .307

11.8.1 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .308

11.8.1.1 Master mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .308

11.8.1.2 Slave mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .309

11.8.1.3 Module Disable mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .309

11.8.1.4 External Stop mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .309

11.8.1.5 Debug mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .309

11.8.2 Start and stop of DSPI transfers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .309

11.8.3 Serial Peripheral Interface (SPI) configuration . . . . . . . . . . . . . . . . . . . . . . . . .310

11.8.3.1 SPI Master mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .311

11.8.3.2 SPI Slave mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .311

11.8.3.3 FIFO disable operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .311

11.8.3.4 transmit First In First Out (TX FIFO) buffering mechanism . . . . . . . . .311

11.8.3.5 Receive First In First Out (RX FIFO) buffering mechanism . . . . . . . .312

11.8.4 DSPI baud rate and clock delay generation . . . . . . . . . . . . . . . . . . . . . . . . . . .313

11.8.4.1 Baud rate generator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .314

11.8.4.2 CS to SCK delay (tCSC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .314

11.8.4.3 After SCK delay (tASC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .314

11.8.4.4 Delay after transfer (tDT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .315

11.8.5 Transfer formats . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .316

11.8.5.1 Classic SPI transfer format (CPHA = 0) . . . . . . . . . . . . . . . . . . . . . . .318

11.8.5.2 Classic SPI transfer format (CPHA = 1) . . . . . . . . . . . . . . . . . . . . . . .319

11.8.5.3 Modified SPI transfer format (MTFE = 1, CPHA = 0) . . . . . . . . . . . . .320

11.8.5.4 Modified SPI transfer format (MTFE = 1, CPHA = 1) . . . . . . . . . . . . .321

11.8.5.5 Continuous selection format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .322

11.8.5.6 Clock polarity switching between DSPI transfers . . . . . . . . . . . . . . . .323

11.8.6 Continuous serial communications clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . .324

11.8.7 Interrupts/DMA requests . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .326

11.8.7.1 End of queue interrupt request (EOQF) . . . . . . . . . . . . . . . . . . . . . . .326

11.8.7.2 Transmit FIFO fill interrupt or DMA request (TFFF) . . . . . . . . . . . . . .326

11.8.7.3 Transfer complete interrupt request (TCF) . . . . . . . . . . . . . . . . . . . . .326

11.8.7.4 Transmit FIFO underflow interrupt request (TFUF) . . . . . . . . . . . . . .327

11.8.7.5 Receive FIFO drain interrupt or DMA request (RFDF) . . . . . . . . . . . .327

11.8.7.6 Receive FIFO overflow interrupt request (RFOF) . . . . . . . . . . . . . . . .327

11.8.7.7 FIFO overrun request (TFUF) or (RFOF) . . . . . . . . . . . . . . . . . . . . . .327

11.8.8 Power-saving features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .327

11.8.8.1 External Stop mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .327

11.8.8.2 Module Disable mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .328

11.8.8.3 Slave interface signal gating . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .328

11.9 Initialization and application information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .328

11.9.1 How to change queues . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .328

11.9.2 Baud rate settings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .329

11.9.3 Delay settings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .330

11.9.4 Calculation of FIFO pointer addresses . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .330

MPC5606S Microcontroller Reference Manual, Rev. 7

10 Freescale Semiconductor

11.9.4.1 Address calculation for the first-in entry and last-in entry in the TX FIFO

331

11.9.4.2 Address calculation for the first-in entry and last-in entry in the RX FIFO

331

Chapter 12

Display Control Unit (DCU)

12.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .333

12.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .334

12.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .335

12.1.3 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .336

12.2 External signal description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .336

12.2.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .336

12.2.2 Detailed signal descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .337

12.3 Memory map and register definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .338

12.3.1 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .338

12.3.2 Register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .338

12.3.3 Register summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .344

12.3.4 Register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .353

12.3.4.1 Control Descriptor L0_1 Register (CtrlDescL0_1) . . . . . . . . . . . . . . .353

12.3.4.2 Control Descriptor L0_2 Register . . . . . . . . . . . . . . . . . . . . . . . . . . . .354

12.3.4.3 Control Descriptor L0_3 Register . . . . . . . . . . . . . . . . . . . . . . . . . . . .355

12.3.4.4 Control Descriptor L0_4 Register . . . . . . . . . . . . . . . . . . . . . . . . . . . .356

12.3.4.5 Control Descriptor L0_5 Register . . . . . . . . . . . . . . . . . . . . . . . . . . . .358

12.3.4.6 Control Descriptor L0_6 Register . . . . . . . . . . . . . . . . . . . . . . . . . . . .359

12.3.4.7 Control Descriptor L0_7 Register . . . . . . . . . . . . . . . . . . . . . . . . . . . .361

12.3.4.8 Control Descriptor Cursor 1 Register (CtrlDescCursor_1) . . . . . . . . .361

12.3.4.9 Control Descriptor Cursor 2 Register (CtrlDescCursor_2) . . . . . . . . .362

12.3.4.10 Control Descriptor Cursor 3 Register (CtrlDescCursor_3) . . . . . . . .363

12.3.4.11 Control Descriptor Cursor 4 Register (CtrlDescCursor_4) . . . . . . . .363

12.3.4.12 DCU Mode Register (DCU_MODE) . . . . . . . . . . . . . . . . . . . . . . . . .364

12.3.4.13 BGND Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .366

12.3.4.14 DISP_SIZE Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .367

12.3.4.15 HSYN_PARA Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .368

12.3.4.16 VSYN_PARA Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .368

12.3.4.17 SYN_POL Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .369

12.3.4.18 Threshold Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .370

12.3.4.19 Interrupt Status Register (INT_STATUS) . . . . . . . . . . . . . . . . . . . . .371

12.3.4.20 Interrupt Mask Register (INT_MASK) . . . . . . . . . . . . . . . . . . . . . . . .373

12.3.4.21 COLBAR Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .375

12.3.4.22 Divide Ratio (DIV_RATIO) register . . . . . . . . . . . . . . . . . . . . . . . . . .379

12.3.4.23 SIGN_CALC_1 Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .380

12.3.4.24 SIGN_CALC_2 Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .381

12.3.4.25 CRC_VAL Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .381

12.3.4.26 PDI Status Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .382

MPC5606S Microcontroller Reference Manual, Rev. 7

Freescale Semiconductor 11

12.3.4.27 PDI Status Mask Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .383

12.3.4.28 Parameter Error Status (PARR_ERR) register . . . . . . . . . . . . . . . . .384

12.3.4.29 Mask PARR_ERR Status register . . . . . . . . . . . . . . . . . . . . . . . . . .387

12.3.4.30 THRESHOLD_INP_BUF_1 Register . . . . . . . . . . . . . . . . . . . . . . . .389

12.3.4.31 THRESHOLD_INP_BUF_2 Register . . . . . . . . . . . . . . . . . . . . . . . .389

12.3.4.32 LUMA Component Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .390

12.3.4.33 Red Chroma Components . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .391

12.3.4.34 Green Chroma Component Register . . . . . . . . . . . . . . . . . . . . . . . .391

12.3.4.35 Blue Chroma Component Register . . . . . . . . . . . . . . . . . . . . . . . . . .392

12.3.4.36 CRC_POS Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .393

12.3.4.37 FG0_FCOLOR Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .393

12.3.4.38 FG0_bcolor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .394

12.3.4.39 Global Protection Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .395

12.3.4.40 Soft Lock Bit Register L0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .396

12.3.4.41 Soft Lock Bit Register L1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .397

12.3.4.42 Soft Lock DISP_SIZE Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . .399

12.3.4.43 Soft Lock HSYNC/VSYNC PARA Register . . . . . . . . . . . . . . . . . . . .400

12.3.4.44 Soft Lock POL Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .401

12.3.4.45 Soft Lock L0_TRANSP Register . . . . . . . . . . . . . . . . . . . . . . . . . . . .401

12.3.4.46 Soft Lock L1_TRANSP Register . . . . . . . . . . . . . . . . . . . . . . . . . . . .402

12.4 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .403

12.4.1 Graphic sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .403

12.4.2 TFT LCD panel configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .404

12.4.3 DCU mode selection and background color . . . . . . . . . . . . . . . . . . . . . . . . . . .406

12.4.4 Proper sequence for enabling and disabling the DCU . . . . . . . . . . . . . . . . . . .406

12.4.5 Layer configuration and blending . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .407

12.4.5.1 Blending priority of layers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .407

12.4.5.2 Control Descriptors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .410

12.4.5.3 Layer size and positioning . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .410

12.4.5.4 Graphics and data format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .411

12.4.5.5 Alpha and Chroma-key blending . . . . . . . . . . . . . . . . . . . . . . . . . . . .413

12.4.5.6 Transparency mode and blending . . . . . . . . . . . . . . . . . . . . . . . . . . .420

12.4.5.7 Luminance mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .423

12.4.5.8 Tile mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .423

12.4.6 Hardware cursor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .424

12.4.7 CLUT/Tile RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .426

12.4.8 Gamma correction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .427

12.5 Timing, error and interrupt management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .427

12.5.1 Synchronizing to panel frame rate . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .428

12.5.2 Managing the DCU FIFOs and DMA activity . . . . . . . . . . . . . . . . . . . . . . . . . .428

12.5.3 Error detection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .430

12.5.4 Interrupt generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .430

12.6 Register protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .431

12.6.1 Operation of scheme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .431

12.6.2 List of protected registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .432

MPC5606S Microcontroller Reference Manual, Rev. 7

12 Freescale Semiconductor

12.7 Safety mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .432

12.7.1 CRC area description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .433

12.7.1.1 Relationship between various input signals . . . . . . . . . . . . . . . . . . . .433

12.7.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .435

12.7.3 Programming for Debug mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .436

12.7.4 Programming of Tag mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .436

12.8 Parallel Data Interface (Camera Interface) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .436

12.8.1 ITU-R BT.656 sync information extraction . . . . . . . . . . . . . . . . . . . . . . . . . . . .437

12.8.2 PDI interface description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .438

12.8.2.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .438

12.8.2.2 PDI interaction with other modules . . . . . . . . . . . . . . . . . . . . . . . . . . .439

12.8.2.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .440

12.8.2.4 Normal and Narrow mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .440

12.8.2.5 Modes of operation based on sync extraction . . . . . . . . . . . . . . . . . .442

12.8.2.6 Mode of operation depending on PDI_datain . . . . . . . . . . . . . . . . . . .446

12.8.2.7 PDI-related interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .447

12.9 DCU initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .447

12.10Glossary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .448

Chapter 13

DMA Channel Mux (DMACHMUX)

13.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .449

13.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .449

13.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .449

13.1.3 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .450

13.2 External signal description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .450

13.2.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .450

13.3 Memory map and register definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .450

13.3.1 Register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .451

13.3.1.1 Channel configuration registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . .451

13.4 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .454

13.4.1 DMA channels with periodic triggering capability . . . . . . . . . . . . . . . . . . . . . . .454

13.4.2 DMA channels with no triggering capability . . . . . . . . . . . . . . . . . . . . . . . . . . .456

13.4.3 Always-enabled DMA sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .456

13.5 Initialization/application information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .457

13.5.1 Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .457

13.5.2 Enabling and configuring sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .457

13.5.2.1 Enabling a source with periodic triggering . . . . . . . . . . . . . . . . . . . . .457

13.5.2.2 Enabling a source without periodic triggering . . . . . . . . . . . . . . . . . . .458

13.5.2.3 Disabling a source . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .459

13.5.2.4 Switching the source of a DMA channel . . . . . . . . . . . . . . . . . . . . . . .459

MPC5606S Microcontroller Reference Manual, Rev. 7

Freescale Semiconductor 13

Chapter 14

e200z0h Core

14.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .461

14.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .461

14.2.1 Microarchitecture summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .462

14.2.1.1 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .463

14.2.1.2 Instruction unit features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .463

14.2.1.3 Integer unit features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .464

14.2.1.4 Load/store unit features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .464

14.2.1.5 e200z0h system bus features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .464

14.3 Core registers and programmer’s model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .464

14.3.1 Unimplemented SPRs and Read-only SPRs . . . . . . . . . . . . . . . . . . . . . . . . . .467

14.4 Instruction summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .467

Chapter 15

Enhanced Direct Memory Access (eDMA)

15.1 Information specific to this device . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .469

15.1.1 Device-specific features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .469

15.2 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .469

15.2.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .470

15.2.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .471

15.3 Memory map/register definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .476

15.3.1 Register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .478

15.3.1.1 DMA Control Register (DMACR) register . . . . . . . . . . . . . . . . . . . . . .478

15.3.1.2 DMA Error Status (DMAES) register . . . . . . . . . . . . . . . . . . . . . . . . .481

15.3.1.3 DMA Enable Request (DMAERQH, DMAERQL) registers . . . . . . . . .483

15.3.1.4 DMA Enable Error Interrupt (DMAEEIH, DMAEEIL) registers . . . . . .484

15.3.1.5 DMA Set Enable Request (DMASERQ) register . . . . . . . . . . . . . . . .485

15.3.1.6 DMA Clear Enable Request (DMACERQ) register . . . . . . . . . . . . . . .486

15.3.1.7 DMA Set Enable Error Interrupt (DMASEEI) register . . . . . . . . . . . . .486

15.3.1.8 DMA Clear Enable Error Interrupt (DMACEEI) register . . . . . . . . . . .487

15.3.1.9 DMA Clear Interrupt Request (DMACINT) register . . . . . . . . . . . . . . .488

15.3.1.10 DMA Clear Error (DMACERR) register . . . . . . . . . . . . . . . . . . . . . . .488

15.3.1.11 DMA Set START Bit (DMASSRT) register . . . . . . . . . . . . . . . . . . . .489

15.3.1.12 DMA Clear DONE Status (DMACDNE) register . . . . . . . . . . . . . . . .489

15.3.1.13 DMA Interrupt Request (DMAINTH, DMAINTL) registers . . . . . . . . .490

15.3.1.14 DMA Error (DMAERRH, DMAERRL) registers . . . . . . . . . . . . . . . . .491

15.3.1.15 DMA Hardware Request Status (DMAHRSH, DMAHRSL) registers 492

15.3.1.16 DMA General Purpose Output Register (DMAGPOR) register . . . .493

15.3.1.17 DMA Channel n Priority (DCHPRIn), n = 0,..., {15,31,63} registers .494

15.3.1.18 Transfer Control Descriptor (TCD) . . . . . . . . . . . . . . . . . . . . . . . . . .495

15.4 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .505

15.4.1 DMA microarchitecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .505

15.4.2 DMA basic data flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .506

MPC5606S Microcontroller Reference Manual, Rev. 7

14 Freescale Semiconductor

15.4.3 DMA performance . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .509

15.5 Initialization/application information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .512

15.5.1 DMA initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .512

15.5.2 DMA programming errors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .513

15.5.3 DMA arbitration mode considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .514

15.5.3.1 Fixed group arbitration, fixed channel arbitration . . . . . . . . . . . . . . . .514

15.5.3.2 Round-robin group arbitration, fixed channel arbitration . . . . . . . . . . .514

15.5.3.3 Round-robin group arbitration, round-robin channel arbitration . . . . .514

15.5.3.4 Fixed group arbitration, round-robin channel arbitration . . . . . . . . . . .515

15.5.4 DMA transfer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .515

15.5.4.1 Single request . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .515

15.5.4.2 Multiple requests . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .516

15.5.5 TCD status . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .518

15.5.5.1 Minor loop complete . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .518

15.5.5.2 Active channel TCD reads . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .518

15.5.5.3 Preemption status . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .519

15.5.6 Channel linking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .519

15.5.7 Dynamic programming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .520

15.5.7.1 Dynamic priority changing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .520

15.5.7.2 Dynamic channel linking and dynamic scatter/gather . . . . . . . . . . . . .520

15.5.8 Hardware request release timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .521

Chapter 16

Error Correction Status Module (ECSM)

16.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .523

16.2 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .523

16.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .523

16.4 Memory map and register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .523

16.4.1 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .523

16.4.2 Register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .524

16.4.2.1 Processor Core Type (PCT) register . . . . . . . . . . . . . . . . . . . . . . . . .525

16.4.2.2 Revision (REV) register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .525

16.4.2.3 Miscellaneous Reset Status Register (MRSR) . . . . . . . . . . . . . . . . . .525

16.4.2.4 Miscellaneous Wakeup Control Register (MWCR) . . . . . . . . . . . . . . .526

16.4.2.5 Miscellaneous Interrupt Register (MIR) . . . . . . . . . . . . . . . . . . . . . . .527

16.4.2.6 Miscellaneous User-Defined Control Register (MUDCR) . . . . . . . . . .528

16.4.2.7 ECC registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .529

16.4.2.8 ECC Configuration Register (ECR) . . . . . . . . . . . . . . . . . . . . . . . . . .529

16.4.2.9 ECC Status Register (ESR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .530

16.4.2.10 ECC Error Generation Register (EEGR) . . . . . . . . . . . . . . . . . . . . .532

16.4.2.11 Flash ECC Address Register (FEAR) . . . . . . . . . . . . . . . . . . . . . . . .535

16.4.2.12 Flash ECC Master Number Register (FEMR) . . . . . . . . . . . . . . . . . .536

16.4.2.13 Flash ECC Attributes (FEAT) register . . . . . . . . . . . . . . . . . . . . . . . .536

16.4.2.14 Flash ECC Data Register (FEDR) . . . . . . . . . . . . . . . . . . . . . . . . . .537

16.4.2.15 RAM ECC Address Register (REAR) . . . . . . . . . . . . . . . . . . . . . . . .538

MPC5606S Microcontroller Reference Manual, Rev. 7

Freescale Semiconductor 15

16.4.2.16 RAM ECC Syndrome Register (RESR) . . . . . . . . . . . . . . . . . . . . . .538

16.4.2.17 RAM ECC Master Number Register (REMR) . . . . . . . . . . . . . . . . . .540

16.4.2.18 RAM ECC Attributes (REAT) register . . . . . . . . . . . . . . . . . . . . . . . .540

16.4.2.19 RAM ECC Data Register (REDR) . . . . . . . . . . . . . . . . . . . . . . . . . . .541

16.4.3 High-priority enables . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .542

16.4.4 Spp_ips_reg_protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .542

Chapter 17

Flash Memory

17.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .545

17.2 Program flash memory (code flash 0 and code flash 1) . . . . . . . . . . . . . . . . . . . . . . . .545

17.2.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .545

17.2.2 Main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .546

17.2.3 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .546

17.2.4 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .547

17.2.4.1 Macrocell structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .547

17.2.4.2 Flash module sectorization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .548

17.2.5 User mode operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .551

17.2.5.1 Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .552

17.2.5.2 Power-Down mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .553

17.2.5.3 Low-Power mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .553

17.2.6 Register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .554

17.2.6.1 Module Configuration Register (MCR) . . . . . . . . . . . . . . . . . . . . . . . .555

17.2.6.2 Low/Mid Address Space Block Locking Register (LML) . . . . . . . . . . .560

17.2.6.3 Non-Volatile Low/Mid Address Space Block Locking Register (NVLML) .

561

17.2.6.4 High Address Space Block Locking Register (HBL) . . . . . . . . . . . . . .563

17.2.6.5 Non-Volatile High Address Space Block Locking Register (NVHBL) .563

17.2.6.6 Secondary Low/Mid Address Space Block Locking Register (SLL) . .564

17.2.6.7 Non-volatile Secondary Low/Mid Address Space Block Locking Register

(NVSLL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .565

17.2.6.8 Low/Mid aDdress Space Block Select Register (LMS) . . . . . . . . . . . .567

17.2.6.9 High Address Space Block Select Register (HBS) . . . . . . . . . . . . . . .568

17.2.6.10 Address Register (ADR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .569

17.2.6.11 Bus Interface Unit 0 register (BIU0) . . . . . . . . . . . . . . . . . . . . . . . . .571

17.2.6.12 Bus Interface Unit 1 register (BIU1) . . . . . . . . . . . . . . . . . . . . . . . . .571

17.2.6.13 Bus Interface Unit 2 register (BIU2) . . . . . . . . . . . . . . . . . . . . . . . . .572

17.2.6.14 Non-volatile Bus Interface Unit 2 register (NVBIU2) . . . . . . . . . . . . .572

17.2.6.15 User Test 0 register (UT0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .573

17.2.6.16 User Test 1 register (UT1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .575

17.2.6.17 User Test 2 register (UT2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .576

17.2.6.18 User Multiple Input Signature Register 0 (UMISR0) . . . . . . . . . . . . .576

17.2.6.19 User Multiple Input Signature Register 1 (UMISR1) . . . . . . . . . . . . .577

17.2.6.20 User Multiple Input Signature Register 2 (UMISR2) . . . . . . . . . . . . .578

17.2.6.21 User Multiple Input Signature Register 3 (UMISR3) . . . . . . . . . . . . .578

MPC5606S Microcontroller Reference Manual, Rev. 7

16 Freescale Semiconductor

17.2.6.22 User Multiple Input Signature Register 4 (UMISR4) . . . . . . . . . . . . .579

17.2.6.23 Non-volatile private censorship PassWord 0 register (NVPWD0) . .580

17.2.6.24 Non-Volatile Private Censorship Password 1 Register (NVPWD1) .581

17.2.6.25 Non-volatile System Censoring Information 0 register (NVSCI0) . . .581

17.2.6.26 Non-Volatile System Censoring Information 1 register (NVSCI1) . .582

17.2.6.27 Non-Volatile User Options register (NVUSRO) . . . . . . . . . . . . . . . .583

17.2.7 Programming considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .584

17.2.7.1 Modify operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .584

17.2.7.2 Error Correction Code (ECC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .592

17.2.7.3 Protection strategy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .592

17.3 Data flash memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .594

17.3.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .594

17.3.2 Main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .594

17.3.3 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .595

17.3.4 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .596

17.3.4.1 Macrocell structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .596

17.3.4.2 Flash module sectorization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .596

17.3.5 User mode operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .598

17.3.5.1 Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .598

17.3.5.2 Power-Down mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .599

17.3.5.3 Low-Power mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .599

17.3.6 Register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .600

17.3.6.1 Module Configuration Register (MCR) . . . . . . . . . . . . . . . . . . . . . . . .601

17.3.6.2 Low/Mid Address Space Block Locking Register (LML) . . . . . . . . . . .605

17.3.6.3 Non-Volatile Low/Mid Address Space Block Locking Register (NVLML) .

606

17.3.6.4 High Address Space Block Locking Register (HBL) . . . . . . . . . . . . . .608

17.3.6.5 Non-Volatile High Address Space Block Locking Register (NVHBL) .608

17.3.6.6 Secondary Low/Mid Address Space Block Locking Register (SLL) . .609

17.3.6.7 Non-Volatile Secondary Low/Mid Address Space Block Locking Register

(NVSLL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .610

17.3.6.8 Low/Mid Address Space Block Select Register (LMS) . . . . . . . . . . . .612

17.3.6.9 High Address Space Block Select Register (HBS) . . . . . . . . . . . . . . .613

17.3.6.10 Address Register (ADR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .614

17.3.6.11 User Test 0 register (UT0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .616

17.3.6.12 User Test 1 register (UT1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .618

17.3.6.13 User Test 2 register (UT2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .618

17.3.6.14 User Multiple Input Signature Register 0 (UMISR0) . . . . . . . . . . . . .619

17.3.6.15 User Multiple Input Signature Register 1 (UMISR1) . . . . . . . . . . . . .620

17.3.6.16 User Multiple Input Signature Register 2 (UMISR2) . . . . . . . . . . . . .620

17.3.6.17 User Multiple Input Signature Register 3 (UMISR3) . . . . . . . . . . . . .621

17.3.6.18 User Multiple Input Signature Register 4 (UMISR4) . . . . . . . . . . . . .622

17.3.7 Programming considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .622

17.3.7.1 Modify operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .622

17.3.7.2 Double Word program . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .623

MPC5606S Microcontroller Reference Manual, Rev. 7

Freescale Semiconductor 17

17.3.7.3 Sector erase . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .625

17.3.7.4 User Test mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .627

17.3.8 Error Correction Code (ECC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .631

17.3.8.1 ECC algorithm . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .631

17.3.8.2 Bit manipulation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .631

17.3.8.3 EEPROM emulation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .632

17.3.9 Protection strategy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .632

17.3.9.1 Modify protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .632

17.3.9.2 Censored mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .633

17.4 Platform flash controller (PFLASH2P_LCA) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .633

17.4.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .633

17.4.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .636

17.4.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .636

17.4.1.3 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .639

17.4.2 External signal descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .639

17.4.3 Memory map and register definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .639

17.4.3.1 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .639

17.4.3.2 Register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .641

17.4.4 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .648

17.4.4.1 Access protections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .649

17.4.4.2 Read cycles—buffer miss . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .649

17.4.4.3 Read cycles—buffer hit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .650

17.4.4.4 Write cycles . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .650

17.4.4.5 Error termination . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .650

17.4.4.6 Access pipelining . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .651

17.4.4.7 Flash error response operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .651

17.4.4.8 Bank 0 and 2 page read buffers and prefetch operation . . . . . . . . . .651

17.4.4.9 Bank1 temporary holding registers . . . . . . . . . . . . . . . . . . . . . . . . . . .654

17.4.4.10 Input port arbitration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .654

17.4.4.11 Read-While-Write functionality . . . . . . . . . . . . . . . . . . . . . . . . . . . . .655

17.4.4.12 Wait-State emulation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .656

17.4.4.13 Timing diagrams . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .657

17.5 Initialization / application information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .663

17.5.1 Background . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .663

17.5.2 Flash memory setting recommendations . . . . . . . . . . . . . . . . . . . . . . . . . . . . .664

Chapter 18

FlexCAN

18.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .669

18.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .669

18.1.2 FlexCAN module features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .670

18.1.3 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .671

18.2 External signal description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .671

18.2.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .671

18.2.2 Signal descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .672

MPC5606S Microcontroller Reference Manual, Rev. 7

18 Freescale Semiconductor

18.2.2.1 CAN Rx . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .672

18.2.2.2 CAN Tx . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .672

18.3 Memory map and register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .672

18.3.1 FlexCAN memory mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .672

18.3.2 Message Buffer structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .674

18.3.3 Rx FIFO Structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .677

18.3.4 Register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .679

18.3.4.1 Module Configuration Register (MCR) . . . . . . . . . . . . . . . . . . . . . . . .679

18.3.4.2 Control Register (CTRL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .683

18.3.4.3 Free Running Timer (TIMER) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .686

18.3.4.4 Rx Global Mask (RXGMASK) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .687

18.3.4.5 Rx 14 Mask (RX14MASK) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .688

18.3.4.6 Rx 15 Mask (RX15MASK) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .688

18.3.4.7 Error Counter Register (ECR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .688

18.3.4.8 Error and Status Register (ESR) . . . . . . . . . . . . . . . . . . . . . . . . . . . .690

18.3.4.9 Interrupt Mask Register High (IMRH) . . . . . . . . . . . . . . . . . . . . . . . . .692

18.3.4.10 Interrupt Mask Register Low (IMRL) . . . . . . . . . . . . . . . . . . . . . . . . .693

18.3.4.11 Interrupt Flag Register High (IFRH) . . . . . . . . . . . . . . . . . . . . . . . . .694

18.3.4.12 Interrupt Flag Register Low (IFRL) . . . . . . . . . . . . . . . . . . . . . . . . . .694

18.3.4.13 Rx Individual Mask Registers (RXIMR0–RXIMR63) . . . . . . . . . . . . .696

18.4 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .697

18.4.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .697

18.4.2 Transmit process . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .698

18.4.3 Arbitration process . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .698

18.4.4 Receive process . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .699

18.4.5 Matching process . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .700

18.4.6 Data coherence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .702

18.4.6.1 Transmission abort mechanism . . . . . . . . . . . . . . . . . . . . . . . . . . . . .702

18.4.6.2 Message Buffer deactivation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .703

18.4.6.3 Message Buffer lock mechanism . . . . . . . . . . . . . . . . . . . . . . . . . . . .703

18.4.7 Rx FIFO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .704

18.4.8 CAN protocol related features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .705

18.4.8.1 Remote frames . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .705

18.4.8.2 Overload frames . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .706

18.4.8.3 Time stamp . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .706

18.4.8.4 Protocol timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .706

18.4.8.5 Arbitration and matching timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . .709

18.4.9 Modes of operation: details . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .710

18.4.9.1 Freeze mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .710

18.4.9.2 Module Disable mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .710

18.4.10Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .711

18.4.11Bus interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .711

18.5 Initialization/application information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .712

18.5.1 FlexCAN initialization sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .712

18.5.2 FlexCAN Addressing and RAM size configurations . . . . . . . . . . . . . . . . . . . . .713

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