Texas Instruments OMAP5910 User manual

OMAP5910/5912 Multimedia Processor
DSP Subsystem
Reference Guide
Literature Number: SPRU890A
May 2005

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Copyright ©2005, Texas Instruments Incorporated

3DSP SubsystemSPRU890A
Preface
Read This First
About This Manual
This document describes the OMAP5910/5912 multimedia processor DSP
subsystem.
Notational Conventions
This document uses the following conventions.
-Hexadecimal numbers are shown with the suffix h. For example, the fol-
lowing number is 40 hexadecimal (decimal 64): 40h.
Related Documentation From Texas Instruments
Documentation that describes the OMAP5910/5912 devices, related
peripherals, and other technical collateral, is available in the OMAP5910
Product Folder on TI’s website: www.ti.com/omap5910, and in the OMAP5912
Product Folder on TI’s website: www.ti.com/omap5912.
Trademarks
OMAP and the OMAP symbol are trademarks of Texas Instruments.

4DSP Subsystem SPRU890A

Contents
5DSP SubsystemSPRU890A
Contents
1 Digital Signal Processor Subsystem Overview 17. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.1 Architecture Overview 17. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.2 Features 17. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.3 Differences Between the OMAP5910 and OMAP5912 DSP Subsystems 19. . . . . . . . . . . .
1.4 Functional Block Diagrams 19. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2 C55x DSP Core Overview 21. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.1 DSP Core Features 21. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.2 Introduction to the DSP Core 22. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.3 Introduction to the Hardware Accelerators 24. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3 DSP Subsystem Memory 26. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.1 Internal Memory Space 26. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.2 DSP External Memory Space 28. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.3 I/O Memory Space 28. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4 Memory Maps 29. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4 Instruction Cache 30. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.1 Introduction 30. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.1.1 Features 30. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.1.2 Functional Block Diagram 30. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.1.3 Supported Cache Configurations 31. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.2 Instruction Cache Architecture 32. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.2.1 Introduction to the I-Cache 32. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.2.2 Instruction Cache Blocks 32. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.2.3 Instruction Cache Operation 35. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.2.4 DSP Core Bits for Controlling the I-Cache 39. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.2.5 Initialization 41. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.2.6 Reset Considerations 41. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.2.7 Clock Control 41. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.2.8 Power Management 42. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.2.9 Emulation Considerations 42. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.2.10 Timing Considerations 42. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.3 Configuring the I-Cache With the 2-Way Cache and No RAM Set Blocks 44. . . . . . . . . . . .
4.3.1 Architectural/Operational Description 44. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.3.2 Software Configuration 44. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.3.3 System Traffic Considerations 44. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Contents
6DSP Subsystem SPRU890A
4.4 Configuring the I-Cache With the 2-Way Cache and One RAM Set 45. . . . . . . . . . . . . . . . .
4.4.1 Architectural/Operational Description 45. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.4.2 Software Configuration 45. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.4.3 System Traffic Considerations 46. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.5 Configuring the I-Cache With the 2-Way Cache and Two RAM Sets 46. . . . . . . . . . . . . . . .
4.5.1 Architectural/Operational Description 46. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.5.2 Software Configuration 47. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.5.3 System Traffic Considerations 47. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.6 Instruction Cache Registers 48. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.6.1 Overview 48. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.6.2 I-Cache Global Control Register (GCR) 49. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.6.3 I-Cache Line Flush Registers (FLR0, FLR1) 51. . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.6.4 I-Cache N-Way Control Register (NWCR) 52. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.6.5 I-Cache RAM Set Control Registers (RCR1 and RCR2) 53. . . . . . . . . . . . . . . . . . .
4.6.6 I-Cache RAM Set Tag Registers (RTR1 and RTR2) 55. . . . . . . . . . . . . . . . . . . . . . .
4.6.7 I-Cache Status Register (ISR) 57. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5 DSP External Memory Interface 58. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.1 Overview 58. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.2 Peripheral Architecture 58. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.2.1 Clock Control 58. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.2.2 Memory Map 58. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.2.3 DSP External Memory Accesses 58. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.2.4 EMIF Requests 60. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.2.5 Write Posting: Buffering Write to DSP External Memory 61. . . . . . . . . . . . . . . . . . .
5.2.6 Reset Considerations 62. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.2.7 Power Management 62. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.3 EMIF Registers 63. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.3.1 Overview 63. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.3.2 EMIF Global Control Register (GCR) 63. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.3.3 EMIF Global Reset Register (GRR) 64. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6 DSP Memory Management Unit 65. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.1 Overview 65. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.1.1 Purpose of the MMU 65. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.1.2 Features 66. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.1.3 Functional Block Diagram 67. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.1.4 Supported Usage of the DSP MMU 67. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Contents
7DSP SubsystemSPRU890A
6.2 MMU Architecture 68. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.2.1 Summary of Address Translation Process 68. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.2.2 Translation Look-Aside Buffer (TLB) 69. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.2.3 Table Walking Logic 79. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.2.4 Memory Address Translation 82. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.2.5 First-Level Translation Table 83. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.2.6 Second-Level Translation Tables 87. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.2.7 MMU Error Handling 93. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.2.8 Reset Considerations 94. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.2.9 Clock Control 95. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.2.10 Initialization 95. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.2.11 Interrupt Support 95. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.2.12 Power Management 96. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.3 Using the MPU to Manage the TLB 96. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.3.1 Architectural/Operational Description 96. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.3.2 Software Configuration 97. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.3.3 System Traffic Considerations 98. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.4 Using Table Walking Logic to Manage the TLB 98. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.4.1 Architectural/Operational Description 98. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.4.2 Software Configuration 99. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.4.3 System Traffic Considerations 100. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.5 DSP MMU Registers 101. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.5.1 Overview 101. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.5.2 MMU Pre-Fetch Register (PREFETCH_REG) 102. . . . . . . . . . . . . . . . . . . . . . . . . . .
DSP Side 103. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
MPU Side 103. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.5.3 MMU Pre-Fetch Status Register (WALKING_ST_REG) 103. . . . . . . . . . . . . . . . . . .
6.5.4 MMU Control Register (CNTL_REG) 104. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.5.5 MMU Fault Address Registers (FAULT_AD_H_REG, FAULT_AD_L_REG) 105. .
6.5.6 MMU Fault Status Register (FAULT_ST_REG) 107. . . . . . . . . . . . . . . . . . . . . . . . . .
6.5.7 MMU Interrupt Acknowledge Register (IT_ACK_REG) 108. . . . . . . . . . . . . . . . . . . .
6.5.8 MMU Translation Table Registers (TTB_H_REG, TTB_L_REG) 109. . . . . . . . . . .
6.5.9 MMU Lock/Protect Entry Register (LOCK_REG) 110. . . . . . . . . . . . . . . . . . . . . . . . .
6.5.10 MMU Read/Write TLB Entry Register (LD_TLB_REG) 111. . . . . . . . . . . . . . . . . . . .
6.5.11 MMU CAM Entry Registers (CAM_H_REG, CAM_L_REG) 112. . . . . . . . . . . . . . . .
6.5.12 MMU RAM Entry Registers (RAM_H_REG, RAM_L_REG) 114. . . . . . . . . . . . . . . .
6.5.13 MMU TLB Global Flush Register (GFLUSH_REG) 115. . . . . . . . . . . . . . . . . . . . . . .
6.5.14 MMU TLB Entry Flush Register (FLUSH_ENTRY_REG) 116. . . . . . . . . . . . . . . . . .
6.5.15 MMU Read CAM Entry Registers
(READ_CAM_H_REG, READ_CAM_L_REG) 117. . . . . . . . . . . . . . . . . . . . . . . . . . .
6.5.16 MMU Read RAM Entry Registers
(READ_RAM_H_REG, READ_RAM_L_REG) 119. . . . . . . . . . . . . . . . . . . . . . . . . . .
6.5.17 MMU Idle Control Register (DSPMMU_IDLE_CTRL) 120. . . . . . . . . . . . . . . . . . . . .

Contents
8DSP Subsystem SPRU890A
7 DSP DMA 121. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7.1 Overview 121. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7.1.1 Purpose of the DSP DMA 121. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7.1.2 Features 121. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7.1.3 Block Diagram of the DMA Controller 122. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7.2 DSP DMA Controller Architecture 124. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7.2.1 Clock Control 124. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7.2.2 Memory Map 124. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7.2.3 Channels and Port Accesses 125. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7.2.4 Channel Auto-Initialization Capability 127. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7.2.5 MPUI Access Configurations 131. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7.2.6 Service Chain 132. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7.2.7 Units of Data: Byte, Element, Frame, and Block 137. . . . . . . . . . . . . . . . . . . . . . . . .
7.2.8 Start Address in a Channel 137. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7.2.9 Updating Addresses in a Channel 139. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7.2.10 Data Packing Capability 139. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7.2.11 Data Burst Capability 141. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7.2.12 Synchronizing Channel Activity 142. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7.2.13 DSP GDMA Handler (OMAP5912 Only) 146. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Functional Multiplexing DSP DMA Register A
(FUNC_MUX_DSP_DMA_A) 149. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Functional Multiplexing DSP DMA Register B
(FUNC_MUX_DSP_DMA_B) 151. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Functional Multiplexing DSP DMA Register C
(FUNC_MUX_DSP_DMA_C) 152. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Functional Multiplexing DSP DMA Register D
(FUNC_MUX_DSP_DMA_D) 154. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7.2.14 Reset Considerations 154. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7.2.15 Interrupt Support 155. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7.2.16 Power Management 158. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7.2.17 Emulation Considerations 158. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7.2.18 Latency in DMA Transfers 159. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7.3 DSP DMA Controller Registers 160. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7.3.1 Overview 160. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7.3.2 DMA Global Control Register (DMAGCR) 161. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7.3.3 DMA Global Software Compatibility Register (DMAGSCR) 162. . . . . . . . . . . . . . . .
7.3.4 DMA Global Timeout Control Register (DMAGTCR) 163. . . . . . . . . . . . . . . . . . . . . .
7.3.5 DMA Channel Control Register (DMACCR) 164. . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7.3.6 DMA Interrupt Control Register (DMACICR) and Status
Register (DMACSR) 170. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7.3.7 DMA Source and Destination Parameters Register (DMACSDP) 174. . . . . . . . . . .
7.3.8 DMA Source Start Address Registers (DMACSSAU and DMACSSAL) 179. . . . .
7.3.9 DMA Destination Start Address Registers (DMACDSAU
and DMACDSAL) 180. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Contents
9DSP SubsystemSPRU890A
7.3.10 DMA Element Number Register (DMACEN) and Frame
Number Register (DMACFN) 181. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7.3.11 DMA Element Index Registers (DMACSEI, DMACDEI) and Frame
Index Registers (DMACSFI, DMACDFI) 182. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7.3.12 DMA Source Address Counter (DMACSAC) and Destination
Address Counter (DMACDAC) 186. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
8 TI Peripheral Bus Bridges 187. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
8.1 Introduction 187. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
8.2 DSP Private Peripherals 187. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
8.3 DSP Public Peripherals 188. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
8.4 DSP/MPU Shared Peripherals 188. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
8.5 Peripheral Access Rate 188. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
8.6 Peripheral Access Timeout 191. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
8.7 TIPB Register 191. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
8.7.1 Overview 191. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
8.7.2 TIPB Control Mode Register (CMR) 191. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
DSP Side 192. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
MPU Side 192. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
9 MPU Interface Port 194. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
9.1 Introduction 194. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
9.2 MPUI and MPUI Port Overview 194. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
9.2.1 MPUI Port Modes 195. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
9.2.2 HOM/SAM Change Outside of Reset 196. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
10 DSP Subsystem Endianess 197. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
10.1 Endianess Within OMAP 197. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
10.2 Endianess Conversion 198. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
10.3 Endianess Conversion Modules 199. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
10.3.1 Endianess Conversion by the DSP MMU 200. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
10.3.2 Endianess Conversion by the MPUI 201. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
11 DSP Subsystem Interrupts 204. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
11.1 Overview 204. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
11.2 First Level Interrupts 207. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
11.2.1 OMAP5910 First Level Interrupt Mapping and Interrupt Registers 207. . . . . . . . . .
11.2.2 OMAP5912 First Level Interrupt Mapping and Interrupt Registers 210. . . . . . . . . .
11.3 Second Level Interrupts 213. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Contents
10 DSP Subsystem SPRU890A
12 DSP Subsystem Reset, Clocking, Idle Control, and Boot 216. . . . . . . . . . . . . . . . . . . . . . . . . . .
12.1 Reset Control 216. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
12.1.1 Hardware (Cold) Resets 216. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
12.1.2 Software (Warm) Resets 216. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
12.2 Clock Source 217. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
12.3 Idle Control 218. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
12.3.1 Idle Control at the DSP Subsystem Level 219. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
12.3.2 Idle Control at the DSP Module Level 219. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Condition 1: CPU Domain Active 222. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Condition 2: CPU Domain Idle 222. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Placing the DSP DMA in Idle 224. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Placing the Entire DSP Module Domain in Idle 224. . . . . . . . . . . . . . . . . . . . . . . . . .
12.4 DSP Bootloader 228. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
12.4.1 Introduction 228. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
12.4.2 Bootloader Operation 229. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
DSP Side 230. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
MPU Side 230. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
12.4.3 Boot Modes 230. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
12.4.4 Bootloader Sequence 233. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Revision History 234. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .