
Figures
12 DSP Subsystem SPRU890A
37 First-Level Descriptor Address Calculation 85. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
38 First-Level Descriptor Format Based on Two Least-Significant Bits 86. . . . . . . . . . . . . . . . . . .
39 Translation for a Virtual Memory Section 87. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
40 Second-Level Descriptor Format Based on Two Least-Significant Bits 88. . . . . . . . . . . . . . . .
41 Translation for a Large Page 89. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
42 Translation for a Small Page 90. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
43 Translation for a Tiny Page 90. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
44 Calculating the Descriptor Address in a Coarse Page Table 91. . . . . . . . . . . . . . . . . . . . . . . . . .
45 Calculating the Descriptor Address in a Fine Page Table 92. . . . . . . . . . . . . . . . . . . . . . . . . . . .
46 DSP Subsystem External Memory Interface 97. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
47 DSP Subsystem External Memory Interface 99. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
48 MMU Pre-Fetch Register (PREFETCH_REG) 103. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
49 MMU Pre-Fetch Status Register (WALKING_ST_REG) 103. . . . . . . . . . . . . . . . . . . . . . . . . . . .
50 MMU Control Register (CNTL_REG) 104. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
51 MMU Fault Address Registers (FAULT_AD_H_REG, FAULT_AD_L_REG) 106. . . . . . . . . . .
52 MMU Fault Status Register (FAULT_ST_REG) 107. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
53 MMU Interrupt Acknowledge Register (IT_ACK_REG) 108. . . . . . . . . . . . . . . . . . . . . . . . . . . . .
54 MMU Translation Table Registers (TTB_H_REG, TTB_L_REG) 109. . . . . . . . . . . . . . . . . . . . .
55 MMU Lock/Protect Entry Register (LOCK_REG) 110. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
56 MMU Read/Write TLB Entry Register (LD_TLB_REG) 111. . . . . . . . . . . . . . . . . . . . . . . . . . . . .
57 MMU CAM Entry Registers (CAM_H_REG, CAM_L_REG) 112. . . . . . . . . . . . . . . . . . . . . . . . .
58 MMU RAM Entry Registers (RAM_H_REG, RAM_L_REG) 114. . . . . . . . . . . . . . . . . . . . . . . . .
59 MMU TLB Global Flush Register (GFLUSH_REG) 115. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
60 MMU TLB Entry Flush Register (FLUSH_ENTRY_REG) 116. . . . . . . . . . . . . . . . . . . . . . . . . . .
61 MMU CAM Entry Read Registers (READ_CAM_H_REG, READ_CAM_L_REG) 117. . . . . . .
62 MMU Read RAM Entry Registers (READ_RAM_H_REG, READ_RAM_L_REG) 119. . . . . . .
63 MMU Idle Control Register (DSPMMU_IDLE_CTRL) 120. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
64 Conceptual Block Diagram of the DMA Controller Connections 123. . . . . . . . . . . . . . . . . . . . . .
65 High-Level Data Memory Map for DSP Subsystem 124. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
66 High-Level I/O Memory Map for DSP Subsystem 125. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
67 The Two Parts of a DMA Controller Transfer 125. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
68 Registers for Controlling the Context of a Channel 126. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
69 DMA Channel Control Register (DMACCR) 127. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
70 Auto-Initialization Sequence With Unchanging Context (REPEAT = 1) 130. . . . . . . . . . . . . . . .
71 Auto-initialization Sequence With Changing Context (REPEAT = 0) 131. . . . . . . . . . . . . . . . . .
72 MPUI Access Configurations 132. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
73 One Possible Configuration for the Service Chains 133. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
74 Service Chain Applied to Three DMA Ports 136. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
75 DSP GDMA Handler 147. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
76 Functional Multiplexing DSP DMA Register A (FUNC_MUX_DSP_DMA_A) 150. . . . . . . . . . .
77 Functional Multiplexing DSP DMA Register B (FUNC_MUX_DSP_DMA_B) 151. . . . . . . . . . .
78 Functional Multiplexing DSP DMA Register C (FUNC_MUX_DSP_DMA_C) 153. . . . . . . . . .
79 Functional Multiplexing DSP DMA Register D (FUNC_MUX_DSP_DMA_D) 154. . . . . . . . . .
80 Triggering a Channel Interrupt Request 156. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .