Texas Instruments TMS320VC5509 Installation and user guide

TMS320VC5509 Fixed-Point
Digital Signal Processor
Data Manual
Literature Number: SPRS163H
April 2001 − Revised January 2008
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3
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NO. ADDITIONS/CHANGES/DELETIONS
18 Table 2−3, Signal Descriptions (Continued):
− Updated/changed D[15:0] FUNCTION description from “... The data bus keepers are disabled at reset, ...” to “... The
data bus keepers are enabled at reset, ...”.

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4April 2001 − Revised January 2008SPRS163H
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Contents
5
April 2001 − Revised January 2008 SPRS163H
Contents
Section Page
1 TMS320VC5509 Features 11. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2 Introduction 12. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.1 Description 12. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.2 Pin Assignments 13. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.2.1 Terminal Assignments for the GHH Package 13. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.2.2 Pin Assignments for the PGE Package 15. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.3 Signal Descriptions 17. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3 Functional Overview 30. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.1 Memory 31. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.1.1 On-Chip Dual-Access RAM (DARAM) 31. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.1.2 On-Chip Single-Access RAM (SARAM) 31. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.1.3 On-Chip Read-Only Memory (ROM) 32. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.1.4 Secure ROM 32. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.1.5 Memory Map 33. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.1.6 Boot Configuration 36. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.2 Peripherals 37. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.3 Direct Memory Access (DMA) Controller 37. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.3.1 DMA Channel Control Register (DMA_CCR) 38. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4 I2C Interface 39. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.5 Configurable External Buses 40. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.5.1 External Bus Selection Register 40. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.5.2 Parallel Port 42. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.5.3 Parallel Port Signal Routing 43. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.5.4 Serial Ports 44. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.6 General-Purpose Input/Output (GPIO) Ports 45. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.6.1 Dedicated General-Purpose I/O 45. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.6.2 Address Bus General-Purpose I/O 46. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.6.3 EHPI General-Purpose I/O 48. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.7 System Register 49. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.8 Memory-Mapped Registers 50. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.9 Peripheral Register Description 52. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.10 Interrupts 65. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.10.1 IFR and IER Registers 66. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.10.2 Interrupt Timing 67. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.10.3 Waking Up From IDLE Condition 68. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.10.4 Idling Clock Domain When External Parallel Bus Operating in EHPI Mode 68. . . . . .
4 Documentation Support 69. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.1 Device and Development-Support Tool Nomenclature 70. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.2 TMS320VC5509 Device Nomenclature 71. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Contents
6April 2001 − Revised January 2008SPRS163H
Section Page
5 Electrical Specifications 72. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.1 Absolute Maximum Ratings 72. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.2 Recommended Operating Conditions 72. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.3 Electrical Characteristics Over Recommended Operating Case Temperature Range 74. . . . . . .
5.4 Package Thermal Resistance Characteristics 75. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.5 Timing Parameter Symbology 76. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.6 Clock Options 77. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.6.1 Internal System Oscillator With External Crystal 77. . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.6.2 Layout Considerations 78. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.6.3 Clock Generation in Bypass Mode (DPLL Disabled) 78. . . . . . . . . . . . . . . . . . . . . . . . . .
5.6.4 Clock Generation in Lock Mode (DPLL Synthesis Enabled) 79. . . . . . . . . . . . . . . . . . .
5.6.5 Real-Time Clock Oscillator With External Crystal 80. . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.7 Memory Interface Timings 81. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.7.1 Asynchronous Memory Timings 81. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.7.2 Synchronous DRAM (SDRAM) Timings 84. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.8 Reset Timings 92. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.8.1 Power-Up Reset (On-Chip Oscillator Active) 92. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.8.2 Power-Up Reset (On-Chip Oscillator Inactive) 92. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.8.3 Warm Reset 93. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.9 External Interrupt Timings 94. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.10 Wake-Up From IDLE 94. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.11 XF Timings 95. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.12 General-Purpose Input/Output (GPIOx) Timings 96. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.13 TIN/TOUT Timings (Timer0 Only) 97. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.14 Multichannel Buffered Serial Port (McBSP) Timings 98. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.14.1 McBSP Transmit and Receive Timings 98. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.14.2 McBSP General-Purpose I/O Timings 101. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.14.3 McBSP as SPI Master or Slave Timings 102. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.15 Enhanced Host-Port Interface (EHPI) Timings 107. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.16 I2C Timings 113. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.17 MultiMedia Card (MMC) Timings 115. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.18 Secure Digital (SD) Card Timings 116. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.19 Universal Serial Bus (USB) Timings 117. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.20 ADC Timings 119. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6 Mechanical Data 120. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Figures
7
April 2001 − Revised January 2008 SPRS163H
List of Figures
Figure Page
2−1 179-Terminal GHH Ball Grid Array (Bottom View) 13. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2−2 144-Pin PGE Low-Profile Quad Flatpack (Top View) 15. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−1 Block Diagram of the TMS320VC5509 30. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−2 Secure ROM 32. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−3 TMS320VC5509 Memory Map (PGE Package) 34. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−4 TMS320VC5509 Memory Map (GHH Package) 35. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−5 DMA_CCR Bit Locations 38. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−6 External Bus Selection Register 40. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−7 Parallel Port Signal Routing 43. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−8 Parallel Port (EMIF) Signal Interface 44. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−9 I/O Direction Register (IODIR) Bit Layout 45. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−10 I/O Data Register (IODATA) Bit Layout 46. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−11 Address/GPIO Enable Register (AGPIOEN) Bit Layout 46. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−12 Address/GPIO Direction Register (AGPIODIR) Bit Layout 47. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−13 Address/GPIO Data Register (AGPIODATA) Bit Layout 47. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−14 EHPI GPIO Enable Register (EHPIGPIOEN) Bit Layout 48. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−15 EHPI GPIO Direction Register (EHPIGPIODIR) Bit Layout 48. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−16 EHPI GPIO Data Register (EHPIGPIODATA) Bit Layout 49. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−17 IFR0 and IER0 Bit Locations 66. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−18 IFR1 and IER1 Bit Locations 67. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4−1 Device Nomenclature for the TMS320VC5509 71. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−1 3.3-V Test Load Circuit 75. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−2 Internal System Oscillator With External Crystal 77. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−3 Bypass Mode Clock Timings 79. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−4 External Multiply-by-N Clock Timings 80. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−5 Real-Time Clock Oscillator With External Crystal 80. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−6 Asynchronous Memory Read Timings 82. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−7 Asynchronous Memory Write Timings 83. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−8 Three SDRAM Read Commands 86. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−9 Three SDRAM WRT Commands 87. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−10 SDRAM ACTV Command 88. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−11 SDRAM DCAB Command 89. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−12 SDRAM REFR Command 90. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−13 SDRAM MRS Command 91. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−14 Power-Up Reset (On-Chip Oscillator Active) Timings 92. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−15 Power-Up Reset (On-Chip Oscillator Inactive) Timings 92. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−16 Reset Timings 93. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Figures
8April 2001 − Revised January 2008SPRS163H
Figure Page
5−17 External Interrupt Timings 94. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−18 Wake-Up From IDLE Timings 94. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−19 XF Timings 95. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−20 General-Purpose Input/Output (IOx) Signal Timings 96. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−21 TIN/TOUT Timings When Configured as Inputs 97. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−22 TIN/TOUT Timings When Configured as Outputs 97. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−23 McBSP Receive Timings 100. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−24 McBSP Transmit Timings 100. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−25 McBSP General-Purpose I/O Timings 101. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−26 McBSP Timings as SPI Master or Slave: CLKSTP = 10b, CLKXP = 0 103. . . . . . . . . . . . . . . . . . . . . . .
5−27 McBSP Timings as SPI Master or Slave: CLKSTP = 11b, CLKXP = 0 104. . . . . . . . . . . . . . . . . . . . . . .
5−28 McBSP Timings as SPI Master or Slave: CLKSTP = 10b, CLKXP = 1 105. . . . . . . . . . . . . . . . . . . . . . .
5−29 McBSP Timings as SPI Master or Slave: CLKSTP = 11b, CLKXP = 1 106. . . . . . . . . . . . . . . . . . . . . . .
5−30 EHPI Nonmultiplexed Read/Write Timings 108. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−31 EHPI Multiplexed Memory (HPID) Access Read/Write Timings Without Autoincrement 109. . . . . . . . .
5−32 EHPI Multiplexed Memory (HPID) Access Read Timings With Autoincrement 110. . . . . . . . . . . . . . . . .
5−33 EHPI Multiplexed Memory (HPID) Access Write Timings With Autoincrement 111. . . . . . . . . . . . . . . . .
5−34 EHPI Multiplexed Register Access Read/Write Timings 112. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−35 I2C Receive Timings 113. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−36 I2C Transmit Timings 114. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−37 MultiMedia Card (MMC) Timings 115. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−38 Secure Digital (SD) Timings 116. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−39 USB Timings 117. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−40 Full-Speed Loads 118. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Tables
9
April 2001 − Revised January 2008 SPRS163H
List of Tables
Table Page
2−1 Pin Assignments for the GHH Package 14. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2−2 Pin Assignments for the PGE Package 16. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2−3 Signal Descriptions 17. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−1 DARAM Blocks 31. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−2 SARAM Blocks 31. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−3 Boot Configuration Summary 36. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−4 Synchronization Control Function 38. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−5 External Bus Selection Register Bit Field Description 40. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−6 TMS320VC5509 Parallel Port Signal Routing 42. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−7 TMS320VC5509 Serial Port1 Signal Routing 44. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−8 TMS320VC5509 Serial Port2 Signal Routing 44. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−9 I/O Direction Register (IODIR) Bit Functions 45. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−10 I/O Data Register (IODATA) Bit Functions 46. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−11 Address/GPIO Enable Register (AGPIOEN) Bit Functions 46. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−12 Address/GPIO Direction Register (AGPIODIR) Bit Functions 47. . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−13 Address/GPIO Data Register (AGPIODATA) Bit Functions 47. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−14 EHPI GPIO Enable Register (EHPIGPIOEN) Bit Functions 48. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−15 EHPI GPIO Direction Register (EHPIGPIODIR) Bit Functions 48. . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−16 EHPI GPIO Data Register (EHPIGPIODATA) Bit Functions 49. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−17 CPU Memory-Mapped Registers 50. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−18 Idle Control, Status, and System Registers 52. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−19 External Memory Interface Registers 52. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−20 DMA Configuration Registers 53. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−21 Real-Time Clock Registers 56. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−22 Clock Generator 56. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−23 Timers 56. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−24 Multichannel Serial Port #0 57. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−25 Multichannel Serial Port #1 58. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−26 Multichannel Serial Port #2 59. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−27 GPIO 60. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−28 Device Revision ID 60. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−29 I2C Module Registers 60. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−30 Watchdog Timer Registers 61. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−31 MMC/SD1 Module Registers 61. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−32 MMC/SD2 Module Registers 62. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−33 USB Module Registers 62. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−34 Analog-to-Digital Controller (ADC) Registers 64. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−35 External Bus Selection Register 64. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−36 Secure ROM Register 64. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−37 Interrupt Table 65. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−38 IFR0 and IER0 Register Bit Fields 66. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−39 IFR1 and IER1 Register Bit Fields 67. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Tables
10 April 2001 − Revised January 2008SPRS163H
Table Page
5−1 Thermal Resistance Characteristics 75. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−2 Recommended Crystal Parameters 77. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−3 CLKIN Timing Requirements 78. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−4 CLKOUT Switching Characteristics 78. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−5 Multiply-By-N Clock Option Timing Requirements 79. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−6 Multiply-By-N Clock Option Switching Characteristics 79. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−7 Asynchronous Memory Cycle Timing Requirements 81. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−8 Asynchronous Memory Cycle Switching Characteristics 81. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−9 Synchronous DRAM Cycle Timing Requirements
[SDRAM Clock = 1X, (1/4)X, and (1/8)X of CPU Clock] 84. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−10 Synchronous DRAM Cycle Switching Characteristics
[SDRAM Clock = 1X, (1/4)X, and (1/8)X of CPU Clock] 84. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−11 Synchronous DRAM Cycle Timing Requirements [SDRAM Clock = (1/2)X of CPU Clock] 85. . . . . .
5−12 Synchronous DRAM Cycle Switching Characteristics [SDRAM Clock = (1/2)X of CPU Clock] 85. .
5−13 Power-Up Reset (On-Chip Oscillator Active) Timing Requirements 92. . . . . . . . . . . . . . . . . . . . . . . . .
5−14 Power-Up Reset (On-Chip Oscillator Inactive) Timing Requirements 92. . . . . . . . . . . . . . . . . . . . . . . .
5−15 Power-Up Reset (On-Chip Oscillator Inactive) Switching Characteristics 92. . . . . . . . . . . . . . . . . . . .
5−16 Reset Timing Requirements 93. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−17 Reset Switching Characteristics 93. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−18 External Interrupt Timing Requirements 94. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−19 Wake-Up From IDLE Switching Characteristics 94. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−20 XF Switching Characteristics 95. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−21 GPIO Pins Configured as Inputs Timing Requirements 96. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−22 GPIO Pins Configured as Outputs Switching Characteristics 96. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−23 TIN/TOUT Pins Configured as Inputs Timing Requirements 97. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−24 TIN/TOUT Pins Configured as Outputs Switching Characteristics 97. . . . . . . . . . . . . . . . . . . . . . . . . .
5−25 McBSP Transmit and Receive Timing Requirements 98. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−26 McBSP Transmit and Receive Switching Characteristics 99. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−27 McBSP General-Purpose I/O Timing Requirements 101. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−28 McBSP General-Purpose I/O Switching Characteristics 101. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−29 McBSP as SPI Master or Slave Timing Requirements (CLKSTP = 10b, CLKXP = 0) 102. . . . . . . . . .
5−30 McBSP as SPI Master or Slave Switching Characteristics (CLKSTP = 10b, CLKXP = 0) 102. . . . . .
5−31 McBSP as SPI Master or Slave Timing Requirements (CLKSTP = 11b, CLKXP = 0) 104. . . . . . . . . .
5−32 McBSP as SPI Master or Slave Switching Characteristics (CLKSTP = 11b, CLKXP = 0) 104. . . . . . .
5−33 McBSP as SPI Master or Slave Timing Requirements (CLKSTP = 10b, CLKXP = 1) 105. . . . . . . . . .
5−34 McBSP as SPI Master or Slave Switching Characteristics (CLKSTP = 10b, CLKXP = 1) 105. . . . . .
5−35 McBSP as SPI Master or Slave Timing Requirements (CLKSTP = 11b, CLKXP = 1) 106. . . . . . . . . .
5−36 McBSP as SPI Master or Slave Switching Characteristics (CLKSTP = 11b, CLKXP = 1) 106. . . . . . .
5−37 EHPI Timing Requirements 107. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−38 EHPI Switching Characteristics 107. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−39 I2C Signals (SDA and SCL) Timing Requirements 113. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−40 I2C Signals (SDA and SCL) Switching Characteristics 114. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−41 MultiMedia Card (MMC) Timing Requirements 115. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−42 MultiMedia Card (MMC) Switching Characteristics 115. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−43 Secure Digital (SD) Card Timing Requirements 116. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−44 Secure Digital (SD) Card Switching Characteristics 116. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−45 Universal Serial Bus (USB) Characteristics 117. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−46 ADC Characteristics 119. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .