Freescale Semiconductor MSC8144E User manual

MSC8144E Reference Manual
Quad Core Media Signal Processor
MSC8144ERM
Rev 3, July 2009

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MSC8144ERM
Rev. 3
6/2009
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1
Overview
2
SC3400 Core Overview
4
Chip-Level Arbitration and Switching System (CLASS)
7
Clocks
13
Direct Memory Access (DMA) Controller 14
PCI 15
Serial RapidIO™ Controller
TDM Interface 19
UART
23
26
Security Engine (SEC)
I2C
External Signals
Reset
Boot Program
Memory Map
MSC8144 SC3400 DSP Subsystem
Timers
Hardware Semaphores
Debugging, Profiling, and Performance Monitoring
3
5
6
8
9
18
20
22
24
DDR-SDRAM Controller
11
Interrupt Processing
12
16
QUICC Engine™ Subsystem
Internal Memory Subsystem
10
GPIO
21
25
General Configuration Registers
17
RapidIO Interface Dedicated DMA Controller

1Overview
2SC3400 Core Overview
4Chip-Level Arbitration and Switching System (CLASS)
7Clocks
13
Direct Memory Access (DMA) Controller
14
PCI
15
Serial RapidIO™ Controller
TDM Interface
19
UART
23
26 Security Engine (SEC)
I2C
External Signals
Reset
Boot Program
Memory Map
MSC8144 SC3400 DSP Subsystem
Timers
Hardware Semaphores
Debugging, Profiling, and Performance Monitoring
3
5
6
8
9
18
20
22
24
DDR-SDRAM Controller
11
Interrupt Processing
12
16
QUICC Engine™ Subsystem
Internal Memory Subsystem
10
GPIO
21
25
General Configuration Registers
17 RapidIO Interface Dedicated DMA Controller

MSC8144E Reference Manual, Rev. 3
Freescale Semiconductor v
Contents
About This Book
Before Using This Manual—Important Note . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . xlii
Audience and Helpful Hints . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . xlii
Notational Conventions and Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .xliii
Conventions for Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . xliv
Organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . xliv
Other MSC8144E Documentation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . xlvii
Further Reading . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . xlvii
1Overview
1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-2
1.2 Block Diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-9
1.3 Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-10
1.4 StarCore SC3400 DSP Subsystem. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-10
1.4.1 StarCore SC3400 DSP Core . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-11
1.4.2 L1 Instruction Cache. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-12
1.4.3 L1 Data Cache. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-13
1.4.4 Memory Management Unit (MMU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-14
1.4.5 Debug and Profiling Unit (DPU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-15
1.5 Chip-Level Arbitration and Switching System (CLASS) . . . . . . . . . . . . . . . . . 1-16
1.6 Memory System. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-17
1.6.1 M2 Memory. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-17
1.6.2 M3 Memory. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-17
1.6.3 L2 Instruction Cache. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-18
1.7 Clocks. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-18
1.8 DDR Controller (DDRC). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-19
1.9 DMA Controller. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-20
1.10 TDM. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-20
1.11 QUICC Engine Subsystem. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-21
1.11.1 Ethernet Controllers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-22
1.11.2 ATM Controller. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-24
1.11.3 Serial Peripheral Interface (SPI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-24
1.12 PCI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-24
1.13 Serial RapidIO Subsystem . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-25
1.13.1 Serial RapidIO and Host Interactions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-25

MSC8144E Reference Manual, Rev. 3
vi Freescale Semiconductor
Contents
1.13.2 RapidIO Messaging Unit (RMU) Operation. . . . . . . . . . . . . . . . . . . . . . . . . . 1-26
1.14 Global Interrupt Controller (GIC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-27
1.15 UART. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-27
1.16 Timers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-28
1.17 Hardware Semaphores . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-28
1.18 Virtual Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-28
1.19 I2C Interface. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-28
1.20 GPIOs. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-28
1.21 Boot Options . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-29
1.22 JTAG . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-29
1.23 Security Engine (SEC). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-29
1.24 Development Environment . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-29
1.25 Application Software . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-30
1.26 Example Applications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-32
1.26.1 Application 1. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-33
1.26.2 Application 2. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-34
1.26.3 Application 3. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-35
1.26.4 Application 4. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-36
1.26.5 Application 5. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-37
2SC3400 Core Overview
2.1 Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-2
2.1.1 Data Arithmetic Logic Unit (Data ALU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-3
2.1.1.1 Data Registers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-4
2.1.1.2 Multiply-Accumulate (MAC) Unit. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-4
2.1.1.3 Bit-Field Unit (BFU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-4
2.1.1.4 Back Trace Registers (BTR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-4
2.1.2 Address Generation Unit (AGU). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-4
2.1.2.1 Stack Pointer Registers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-6
2.1.2.2 Bit Mask Unit (BMU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-6
2.1.3 Program Sequencer Unit (PSEQ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-7
2.1.4 Resource Stall Unit (RSU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-7
2.1.5 On-Chip Emulator (OCE) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-7
2.2 Programming Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-8
2.2.1 AGU Programming Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-8
2.2.2 Data Arithmetic Logic Programming Model . . . . . . . . . . . . . . . . . . . . . . . . . 2-11
2.2.3 Program Control Unit Programming Model . . . . . . . . . . . . . . . . . . . . . . . . . . 2-12
2.3 Instruction Set Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-13
2.4 Additional Programming Considerations. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-22

MSC8144E Reference Manual, Rev. 3
Freescale Semiconductor vii
Contents
3External Signals
3.1 Power Signals. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-5
3.2 Clock Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-6
3.3 Reset and Configuration Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-7
3.4 Memory Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-11
3.5 Serial RapidIO Signals. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-12
3.6 PCI Signals. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-14
3.7 Ethernet Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-27
3.8 ATM UTOPIA Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-32
3.9 Serial Peripheral Interface (SPI) Signal Summary . . . . . . . . . . . . . . . . . . . . . . 3-41
3.10 GPIO/Maskable Interrupt Signal Summary. . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-42
3.11 Timer Signals. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-48
3.12 UART Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-49
3.13 I2C Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-50
3.14 TDM Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-50
3.15 Other Interrupt Signals. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-58
3.16 OCE Event and JTAG Test Access Port Signals. . . . . . . . . . . . . . . . . . . . . . . . 3-58
4Chip-Level Arbitration and Switching System (CLASS)
4.1 CLASS Features. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-3
4.2 Functional Description. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-4
4.2.1 Expander Module and Transaction Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-4
4.2.2 Multiplexer and Arbiter Module . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-5
4.2.2.1 Atomic Stall Unit (ASU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-5
4.2.2.1.1 CLASS Arbiter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-5
4.2.2.1.2 Weighted Arbitration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-6
4.2.2.1.3 Late Arbitration. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-6
4.2.2.1.4 Priority Masking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-6
4.2.2.1.5 Auto Priority Upgrade. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-6
4.2.2.2 CLASS Multiplexer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-7
4.2.3 Normalizer Module . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-7
4.2.4 CLASS Control Interface (CCI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-7
4.3 CLASS Error Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-7
4.4 CLASS Debug Profiling Unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-9
4.4.1 Profiling. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-9
4.4.2 Watch Point Unit. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-10
4.4.3 Event Selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-10
4.4.4 Debug and Profiling Events . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-12
4.5 CLASS Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-12
4.5.1 Soft Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-12
4.5.2 Hard Reset. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-12

MSC8144E Reference Manual, Rev. 3
viii Freescale Semiconductor
Contents
4.6 Limitations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-13
4.7 Programming Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-14
4.7.1 CLASS MBus Target Configuration Registers (CnMTCRx) . . . . . . . . . . . . . 4-15
4.7.2 CLASS Priority Mapping Registers (CnPMRx). . . . . . . . . . . . . . . . . . . . . . . 4-17
4.7.3 CLASS Priority Auto Upgrade Value Registers (CnPAVRx) . . . . . . . . . . . . 4-19
4.7.4 CLASS Priority Auto Upgrade Control Registers (CnPACRx) . . . . . . . . . . . 4-20
4.7.5 CLASS 1 Error Address Registers (C1EARx) . . . . . . . . . . . . . . . . . . . . . . . . 4-21
4.7.6 CLASS 1 Error Extended Address Registers (C1EEARx) . . . . . . . . . . . . . . 4-22
4.7.7 CLASS Initiator Profiling Configuration Registers (CnIPCRx) . . . . . . . . . . 4-24
4.7.8 CLASS Initiator Watch Point Control Registers (CnIWPCRx) . . . . . . . . . . . 4-25
4.7.9 CLASS Arbitration Weight Registers (CnAWRx) . . . . . . . . . . . . . . . . . . . . . 4-26
4.7.10 CLASS IRQ Status Register (CnISR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-27
4.7.11 CLASS IRQ Enable Register (CnIER) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-28
4.7.12 CLASS Target Profiling Configuration Register (CnTPCR) . . . . . . . . . . . . . 4-29
4.7.13 CLASS Profiling Control Register (CnPCR) . . . . . . . . . . . . . . . . . . . . . . . . . 4-31
4.7.14 CLASS Watch Point Control Registers (CnWPCR) . . . . . . . . . . . . . . . . . . . 4-32
4.7.15 CLASS Watch Point Access Configuration Register (CnWPACR) . . . . . . . 4-34
4.7.16 CLASS Watch Point Extended Access Configuration Register
(CnWPEACR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-36
4.7.17 CLASS Watch Point Address Mask Registers (CnWPAMR) . . . . . . . . . . . . 4-38
4.7.18 CLASS Profiling Time-Out Registers (CnPTOR) . . . . . . . . . . . . . . . . . . . . . 4-39
4.7.19 CLASS Target Watch Point Control Registers (CnTWPCR) . . . . . . . . . . . . 4-40
4.7.20 CLASS Profiling IRQ Status Register (CnPISR) . . . . . . . . . . . . . . . . . . . . . . 4-41
4.7.21 CLASS Profiling IRQ Enable Register (CnPIER) . . . . . . . . . . . . . . . . . . . . . 4-42
4.7.22 CLASS Profiling Reference Counter Register (CnPRCR) . . . . . . . . . . . . . . . 4-42
4.7.23 CLASS Profiling General Counter Registers (CnPGCRx). . . . . . . . . . . . . . . 4-43
4.7.24 CLASS General Purpose Register (CnGPR) . . . . . . . . . . . . . . . . . . . . . . . . . 4-44
4.7.25 CLASS Arbitration Control Register (CnACR) . . . . . . . . . . . . . . . . . . . . . . . 4-45
4.7.26 CLASS1 Start Address Decoder x (C1SADx) . . . . . . . . . . . . . . . . . . . . . . . . 4-46
4.7.27 CLASS1 End Address Decoder x (C1EADx). . . . . . . . . . . . . . . . . . . . . . . . . 4-47
4.7.28 CLASS1 Attributes Decoder x (C1ATDx) . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-48
5Reset
5.1 Reset Operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-1
5.1.1 Reset Sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-2
5.1.2 Reset Actions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-2
5.1.3 Power-On Reset Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-3
5.1.4 Detailed Power-On Reset Flow. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-4
5.1.5 HRESET Flow. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-6
5.1.6 SRESET Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-6
5.2 Reset Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-7

MSC8144E Reference Manual, Rev. 3
Freescale Semiconductor ix
Contents
5.2.1 Reset Configuration Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-7
5.2.2 Reset Configuration Words Source. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-7
5.2.3 CLKIN Frequency Range Signal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-8
5.2.4 Reset Configuration Load Fail Signal. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-8
5.2.5 Selecting Reset Configuration Input Signals . . . . . . . . . . . . . . . . . . . . . . . . . . 5-8
5.2.6 Reset Configuration Words. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-9
5.2.7 Loading The Reset Configuration Words . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-9
5.2.7.1 Loading From an I2C EEPROM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-9
5.2.7.1.1 Using The Boot Sequencer For Reset Configuration . . . . . . . . . . . . . . . 5-10
5.2.7.1.2 EEPROM Addressing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-10
5.2.7.1.3 EEPROM Data Format In Reset Configuration Mode . . . . . . . . . . . . . . 5-10
5.2.7.2 Loading Multiple Devices From a Single I2C EEPROM. . . . . . . . . . . . . . . 5-11
5.2.7.2.1 Multiple Device External Reset Logic . . . . . . . . . . . . . . . . . . . . . . . . . . 5-12
5.2.7.2.2 Multiple Device ROM Code. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-12
5.2.7.3 Single Device Loading From I2C EEPROM . . . . . . . . . . . . . . . . . . . . . 5-13
5.2.7.4 Loading Reduced RCW From External Pins . . . . . . . . . . . . . . . . . . . . . . . . 5-13
5.2.7.5 Hard Coded Reset Configuration Word High Fields Values . . . . . . . . . . . . 5-14
5.2.7.6 External Reset Configuration Word Low. . . . . . . . . . . . . . . . . . . . . . . . . . . 5-15
5.2.7.7 External Reset Configuration Word High Fields Values . . . . . . . . . . . . . . . 5-16
5.3 Reset Programming Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-17
5.3.1 Reset Configuration Word Low Register (RCWLR) . . . . . . . . . . . . . . . . . . . 5-17
5.3.2 Reset Configuration Word High Register (RCWHR). . . . . . . . . . . . . . . . . . . 5-19
5.3.3 Reset Status Register (RSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-21
5.3.4 Reset Protection Register (RPR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-23
5.3.5 Reset Control Register (RCR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-24
5.3.6 Reset Control Enable Register (RCER) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-25
6Boot Program
6.1 Functional Description. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-2
6.2 Private Configuration. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-3
6.3 M3 Initialization Delay . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-3
6.4 Shared Configuration. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-4
6.4.1 Multi Device Support for the I2C Bus. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-5
6.4.2 Example Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-6
6.5 Boot Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-10
6.5.1 I2C EEPROM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-10
6.5.2 Ethernet . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-14
6.5.2.1 DHCP Client. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-16
6.5.2.2 TFTP Client . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-17
6.5.2.3 Boot File Format. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-17
6.5.3 Serial RapidIO Interconnect . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-19

MSC8144E Reference Manual, Rev. 3
x Freescale Semiconductor
Contents
6.5.3.1 Serial RapidIO Without I2C Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-19
6.5.3.2 Serial RapidIO with I2C Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-20
6.5.4 PCI. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-20
6.5.5 SPI. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-21
6.6 Jump to User Code. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-21
6.7 System after Boot. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-22
6.8 Boot Errors. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-22
7Clocks
7.1 Clock Control Logic. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-3
7.1.1 Clock Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-3
7.1.2 Clock Locking. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-11
7.1.2.1 Reset Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-11
7.1.2.2 Clock Reprogramming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-11
7.2 Clock Programming Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-12
7.2.1 System Clock Control Register (SCCR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-12
7.2.2 PLL Clock Mode Register 0 (PCMR0B/PCMR0F) . . . . . . . . . . . . . . . . . . . . 7-14
7.2.3 PLL Clock Mode Register 1 (PCMR1B/PC1MR1F) . . . . . . . . . . . . . . . . . . . 7-16
7.2.4 PLL Clock Mode Register 2 (PCMR2B/PCMR2F) . . . . . . . . . . . . . . . . . . . . 7-18
7.2.5 Dividers Clock Mode Register 0 (DCMR0B/DCMR0F) . . . . . . . . . . . . . . . . 7-20
7.2.6 Dividers Clock Mode Register 1 (DCMR1B, DCMR1F). . . . . . . . . . . . . . . . 7-22
7.2.7 PLL Auxiliary Mode Register 0 (PAMR0B/PAMR0F) . . . . . . . . . . . . . . . . . 7-23
7.2.8 PLL Auxiliary Mode Register 1 (PCMR1B/PC1MR1F) . . . . . . . . . . . . . . . . 7-24
7.2.9 PLL Auxiliary Mode Register 2 (PAMR2B/PAMR2F) . . . . . . . . . . . . . . . . . 7-24
7.2.10 Values for Reprogramming Clock Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-25
8General Configuration Registers
8.1 Programming Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-1
8.2 Detailed Register Descriptions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-2
8.2.1 General Configuration Register 1 (GCR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-2
8.2.2 General Configuration Register 2 (GCR2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-3
8.2.3 General Status Register 1 (GSR1). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-4
8.2.4 Lynx General Configuration Register (L_GCR). . . . . . . . . . . . . . . . . . . . . . . . 8-6
8.2.5 DDR General Control Register (DDR_GCR). . . . . . . . . . . . . . . . . . . . . . . . . . 8-7
8.2.6 RapidIO Control Register (RIO_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-8
8.2.7 SGMII Control Register (SGMII_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-9
8.2.8 QUICC Engine Control Register (QECTLR) . . . . . . . . . . . . . . . . . . . . . . . . . 8-10
8.2.9 GPIO Input Enable Register (GIER). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-11
8.2.10 System Part and Revision ID Register (SPRIDR) . . . . . . . . . . . . . . . . . . . . . 8-12
8.2.11 General Configuration Register 4 (GCR4) . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-13
8.2.12 General Interrupt Register 1 (GIR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-14