Infineon Technologies TC1728 User manual

User’s Manual
V1.0 2011-12
Microcontrollers
TC1728
32-Bit Single-Chip Microcontroller

Edition 2011-12
Published by
Infineon Technologies AG
81726 Munich, Germany
©2011 Infineon Technologies AG
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User’s Manual L-1 V1.0, 2011-12
TC1728
Table of Contents
1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-1
1.1 About this Document . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-1
1.1.1 Related Documentations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-1
1.1.2 Text Conventions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-1
1.1.3 Reserved, Undefined, and Unimplemented Terminology . . . . . . . . . . 1-3
1.1.4 Register Access Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-3
1.1.5 Abbreviations and Acronyms . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-4
1.2 System Architecture of the TC1728 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-7
1.2.1 TC1728 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-8
1.2.2 System Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-9
1.2.3 CPU Cores of the TC1728 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-10
1.2.3.1 High-performance 32-bit CPU . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-10
1.2.3.2 High-performance 32-bit Peripheral Control Processor . . . . . . . . . 1-11
1.3 On-Chip System Units . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-12
1.3.1 Flexible Interrupt System . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-12
1.3.2 System Timer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-13
1.3.3 System Control Unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-14
1.3.3.1 Clock Generation Unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-14
1.3.3.2 Features of the Watchdog Timer . . . . . . . . . . . . . . . . . . . . . . . . . . 1-14
1.3.3.3 Reset Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-14
1.3.3.4 External Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-15
1.3.4 Development Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-15
2 CPU Subsystem . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-1
2.1 TC1728 Processor Subsystem . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-1
2.2 Central Processing Unit Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-2
2.2.1 CPU Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-3
2.2.2 Instruction Fetch Unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-4
2.2.3 Execution Unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-5
2.2.4 General Purpose Register File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-6
2.3 CPU Implementation-Specific Features . . . . . . . . . . . . . . . . . . . . . . . . . . 2-7
2.3.1 Context Save Areas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-7
2.3.2 Program Counter Register - PC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-7
2.3.3 Interrupt System . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-8
2.3.4 Trap System . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-8
2.3.5 Memory Integrity Error Handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-9
2.3.5.1 Program Side Memories . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-9
2.3.5.2 Data Side Memories . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-11
2.3.5.3 TriCore 1.3 Compatibility . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-14
2.4 CPU Subsystem Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-15
2.5 CPU Core Special Function Registers (CSFR) . . . . . . . . . . . . . . . . . . . 2-16
Table of Contents

TC1728
Table of Contents
User’s Manual L-2 V1.0, 2011-12
2.5.1 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-18
2.6 CPU General Purpose Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-23
2.7 CPU Memory Protection Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-26
2.8 FPU Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-32
2.8.1 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-33
2.9 Memory Integrity Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-34
2.9.1 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-36
2.10 CPU Slave Interface (CPS) Registers . . . . . . . . . . . . . . . . . . . . . . . . . . 2-51
2.10.1 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-52
2.11 Core Debug Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-55
2.12 Implementation Specific Reset Values . . . . . . . . . . . . . . . . . . . . . . . . . 2-57
2.13 CPU Instruction Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-58
2.13.1 Integer-Pipeline Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-59
2.13.1.1 Simple Arithmetic Instruction Timings . . . . . . . . . . . . . . . . . . . . . . 2-59
2.13.1.2 Multiply Instruction Timings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-63
2.13.1.3 Multiply Accumulate (MAC) Instruction Timing . . . . . . . . . . . . . . . 2-64
2.13.1.4 Control Flow Instruction Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-65
2.13.2 Load-Store Pipeline Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-66
2.13.2.1 Address Arithmetic Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-66
2.13.2.2 Control Flow Instruction Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-67
2.13.2.3 Load Instruction Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-68
2.13.2.4 Store Instruction Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-69
2.13.3 Floating Point Pipeline Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-70
2.14 Program Memory Interface (PMI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-71
2.14.1 PMI Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-71
2.14.2 LMB Access Priorities . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-72
2.14.3 Scratchpad RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-72
2.14.4 Instruction Cache . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-73
2.14.5 Program Line Buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-74
2.14.6 PMI Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-75
2.14.6.1 PMI Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-76
2.15 Data Memory Interface (DMI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-82
2.15.1 DMI Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-82
2.15.2 LMB Access Priorities . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-83
2.15.3 Local Data RAM (LDRAM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-83
2.15.4 Data Cache . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-83
2.15.5 Data Line Buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-84
2.15.6 DMI Trap Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-85
2.15.7 DMI Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-87
2.15.7.1 DMI Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-89
3 System Control Unit (SCU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-1
3.1 Clock System Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-2

TC1728
Table of Contents
User’s Manual L-3 V1.0, 2011-12
3.1.1 Clock Generation Unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-4
3.1.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-4
3.1.1.2 Oscillator Circuit (OSC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-5
3.1.1.3 Phase-Locked Loop (PLL) Module . . . . . . . . . . . . . . . . . . . . . . . . . 3-7
3.1.1.4 ERAY Phase-Locked Loop (PLL_ERAY) Module . . . . . . . . . . . . . 3-15
3.1.1.5 Clock Control Unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-23
3.1.1.6 External Clock Output . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-24
3.1.1.7 CGU Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-29
3.1.2 Module Clock Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-48
3.1.2.1 Clock Control Register CLC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-49
3.2 Reset Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-62
3.2.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-62
3.2.2 Reset Types . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-62
3.2.3 Reset Sources Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-63
3.2.4 Module Reset Behavior . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-63
3.2.5 General Reset Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-64
3.2.6 Reset State Machine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-65
3.2.7 Reset Counters (RSTCNTA and RSTCNTD) . . . . . . . . . . . . . . . . . . 3-66
3.2.8 De-assertion of a Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-67
3.2.8.1 Example1: . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-67
3.2.8.2 Example2: . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-67
3.2.8.3 Example3: . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-67
3.2.9 Reset Triggers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-68
3.2.9.1 Specific Reset Triggers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-68
3.2.9.2 Configurable Reset Triggers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-68
3.2.10 Debug Specific Behavior . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-68
3.2.11 EEC Reset Specific Behavior . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-68
3.2.12 Reset Controller Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-69
3.2.12.1 Status Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-69
3.2.12.2 Configuration Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-72
3.3 External Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-77
3.3.1 External Service Requests (ESRx) . . . . . . . . . . . . . . . . . . . . . . . . . . 3-77
3.3.1.1 ESRx as Reset Request Trigger . . . . . . . . . . . . . . . . . . . . . . . . . . 3-77
3.3.1.2 ESRx as Reset Output . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-78
3.3.1.3 ESR Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-79
3.3.2 External Request Unit (ERU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-86
3.3.2.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-86
3.3.2.2 ERU Pin Connections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-88
3.3.2.3 External Request Select Unit (ERS) . . . . . . . . . . . . . . . . . . . . . . . 3-88
3.3.2.4 Event Trigger Logic (ETL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-89
3.3.2.5 Connecting Matrix . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-91
3.3.2.6 Output Gating Unit (OGU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-93
3.3.2.7 ERU Output Connections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-97

TC1728
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User’s Manual L-4 V1.0, 2011-12
3.3.2.8 External Request Unit Registers . . . . . . . . . . . . . . . . . . . . . . . . . . 3-99
3.4 Power Supply and Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-115
3.4.1 Basic Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-115
3.4.2 Enhanced Reset System . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-119
3.4.3 Power-up Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-119
3.4.4 EVR Control Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-121
3.5 Power Management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-123
3.5.1 Power Management Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-123
3.5.2 Power Management Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-124
3.5.2.1 Idle Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-124
3.5.2.2 Sleep Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-125
3.5.3 Power Management Control and Status Register, PMCSR . . . . . . 3-125
3.6 Software Boot Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-128
3.6.1 Configuration done with Start-up . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-128
3.6.2 Start-up Configuration Options . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-128
3.6.3 Start-up Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-129
3.6.3.1 Start-up Status Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-129
3.7 ECC Error Handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-132
3.7.1 ECC Software Testing Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-132
3.7.2 ECC Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-133
3.8 Watchdog Timer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-140
3.8.1 Watchdog Timer Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-140
3.8.2 Features of the Watchdog Timer . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-140
3.8.3 The Endinit Function . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-141
3.8.3.1 Password Access to WDT_CON0 . . . . . . . . . . . . . . . . . . . . . . . . 3-143
3.8.3.2 Modify Access to WDT_CON0 . . . . . . . . . . . . . . . . . . . . . . . . . . 3-144
3.8.3.3 Access to Endinit-Protected Registers . . . . . . . . . . . . . . . . . . . . 3-144
3.8.4 Timer Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-145
3.8.4.1 Timer Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-145
3.8.4.2 WDT Reset Behavior . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-147
3.8.4.3 WDT Operation During Power-Saving Modes . . . . . . . . . . . . . . . 3-148
3.8.4.4 Suspend Mode Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-149
3.8.5 Watchdog Timer Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-149
3.8.5.1 Watchdog Timer Control Register 0 . . . . . . . . . . . . . . . . . . . . . . 3-149
3.8.5.2 Watchdog Timer Control Register 1 . . . . . . . . . . . . . . . . . . . . . . 3-151
3.8.5.3 Watchdog Timer Status Register . . . . . . . . . . . . . . . . . . . . . . . . . 3-153
3.9 Emergency Stop Output Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-156
3.9.1 Emergency Stop Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-157
3.10 Interrupt Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-159
3.10.1 Interrupt Control Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-160
3.11 NMI Trap Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-170
3.11.1 Trap Control Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-171
3.12 Miscellaneous System Control Register . . . . . . . . . . . . . . . . . . . . . . . 3-179

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3.12.1 GPTA Input IN1 Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-179
3.12.2 System Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-179
3.12.3 Identification Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-181
3.12.4 SCU Kernel Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-184
3.12.5 SCU Address Area . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-190
4 On-Chip System Buses and Bus Bridges . . . . . . . . . . . . . . . . . . . . . . 4-1
4.1 What is new . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-2
4.2 Local Memory Bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-3
4.2.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-3
4.2.2 Transaction Types . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-3
4.2.2.1 Single Transfers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-3
4.2.2.2 Block Transfers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-4
4.2.2.3 Atomic Transfers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-4
4.2.3 Address Alignment Rules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-4
4.2.4 Reaction of a Busy Slave . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-4
4.2.5 LMB Basic Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-5
4.3 Local Memory Bus Controller Unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-6
4.3.1 Basic Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-6
4.3.2 LMB Bus Arbitration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-6
4.3.2.1 LMB Bus Default Master . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-7
4.3.3 LMB Bus Error Handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-7
4.3.4 LMB Bus Control Unit Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-8
4.3.4.1 LMB Bus Control Unit Control Registers . . . . . . . . . . . . . . . . . . . . 4-11
4.4 Local Memory Bus to FPI Bus Interface (LFI Bridge) . . . . . . . . . . . . . . 4-24
4.4.1 Functional Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-24
4.4.2 LMB to FPI Bridge Control Registers . . . . . . . . . . . . . . . . . . . . . . . . . 4-26
4.4.2.1 LFI Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-27
4.5 System Peripheral Bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-29
4.5.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-29
4.5.2 Bus Transaction Types . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-31
4.5.3 Reaction of a Busy Slave . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-31
4.5.4 Address Alignment Rules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-32
4.5.5 FPI Bus Basic Operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-32
4.6 FPI Bus Control Unit (SBCU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-34
4.6.1 FPI Bus Arbitration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-34
4.6.1.1 Arbitration on the System Peripheral Bus . . . . . . . . . . . . . . . . . . . 4-34
4.6.1.2 Starvation Prevention . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-36
4.6.2 FPI Bus Error Handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-36
4.6.3 BCU Debug Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-39
4.6.3.1 Address Triggers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-39
4.6.3.2 Signal Status Triggers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-40
4.6.3.3 Grant Triggers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-41

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4.6.3.4 Combination of Triggers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-42
4.6.3.5 BCU Breakpoint Generation Examples . . . . . . . . . . . . . . . . . . . . . 4-42
4.6.4 System Bus Control Unit Registers . . . . . . . . . . . . . . . . . . . . . . . . . . 4-45
4.6.4.1 SBCU ID Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-47
4.6.4.2 SBCU Control Registers Descriptions . . . . . . . . . . . . . . . . . . . . . . 4-48
4.6.4.3 SBCU Error Registers Descriptions . . . . . . . . . . . . . . . . . . . . . . . . 4-49
4.6.4.4 SBCU OCDS Registers Descriptions . . . . . . . . . . . . . . . . . . . . . . 4-53
4.6.4.5 SBCU Service Request Control Register Description . . . . . . . . . . 4-66
4.7 On Chip Bus Master TAG Assignments . . . . . . . . . . . . . . . . . . . . . . . . 4-67
5 Program Memory Unit (PMU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-1
5.1 BootROM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-3
5.1.1 Addressing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-3
5.1.2 Firmware Program Structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-3
5.2 Overlay RAM and Data Acquisition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-4
5.2.1 Internal Overlay Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-4
5.2.2 Online Data Acquisition (OLDA) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-4
5.2.3 Access Performance . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-5
5.2.4 Overlay Memory Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-5
5.3 Emulation Memory Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-7
5.4 PMU ID Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-8
5.5 Tuning Protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-9
5.6 Program and Data Flash . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-10
5.6.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-10
5.6.2 Architectural and Operational Overview . . . . . . . . . . . . . . . . . . . . . . 5-14
5.6.2.1 Sector and Page Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-14
5.6.2.2 Data Flash and EEPROM Emulation . . . . . . . . . . . . . . . . . . . . . . . 5-15
5.6.2.3 Operational Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-17
5.6.2.4 Flash Access Control and Performance . . . . . . . . . . . . . . . . . . . . 5-24
5.6.3 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-26
5.6.3.1 Address Mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-26
5.6.3.2 Basic Operating Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-28
5.6.3.3 Command Sequence Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . 5-28
5.6.3.4 Functional Command Description . . . . . . . . . . . . . . . . . . . . . . . . . 5-31
5.6.3.5 Sector, Page and Block Addressing . . . . . . . . . . . . . . . . . . . . . . . 5-40
5.6.3.6 Register Addresses and Access Restrictions . . . . . . . . . . . . . . . . 5-43
5.6.3.7 Flash Status Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-46
5.6.3.8 Flash Configuration Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-53
5.6.3.9 Flash Identification Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-59
5.6.4 Error Correction and Margin Control . . . . . . . . . . . . . . . . . . . . . . . . . 5-60
5.6.4.1 Dynamic Error Correction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-60
5.6.4.2 Margin Check Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-61
5.6.5 Read and Write Protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-64