Infineon Technologies TC1728 User manual

User’s Manual
V1.0 2011-12
Microcontrollers
TC1728
32-Bit Single-Chip Microcontroller

Edition 2011-12
Published by
Infineon Technologies AG
81726 Munich, Germany
©2011 Infineon Technologies AG
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User’s Manual L-1 V1.0, 2011-12
TC1728
Table of Contents
1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-1
1.1 About this Document . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-1
1.1.1 Related Documentations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-1
1.1.2 Text Conventions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-1
1.1.3 Reserved, Undefined, and Unimplemented Terminology . . . . . . . . . . 1-3
1.1.4 Register Access Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-3
1.1.5 Abbreviations and Acronyms . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-4
1.2 System Architecture of the TC1728 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-7
1.2.1 TC1728 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-8
1.2.2 System Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-9
1.2.3 CPU Cores of the TC1728 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-10
1.2.3.1 High-performance 32-bit CPU . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-10
1.2.3.2 High-performance 32-bit Peripheral Control Processor . . . . . . . . . 1-11
1.3 On-Chip System Units . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-12
1.3.1 Flexible Interrupt System . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-12
1.3.2 System Timer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-13
1.3.3 System Control Unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-14
1.3.3.1 Clock Generation Unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-14
1.3.3.2 Features of the Watchdog Timer . . . . . . . . . . . . . . . . . . . . . . . . . . 1-14
1.3.3.3 Reset Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-14
1.3.3.4 External Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-15
1.3.4 Development Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-15
2 CPU Subsystem . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-1
2.1 TC1728 Processor Subsystem . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-1
2.2 Central Processing Unit Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-2
2.2.1 CPU Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-3
2.2.2 Instruction Fetch Unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-4
2.2.3 Execution Unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-5
2.2.4 General Purpose Register File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-6
2.3 CPU Implementation-Specific Features . . . . . . . . . . . . . . . . . . . . . . . . . . 2-7
2.3.1 Context Save Areas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-7
2.3.2 Program Counter Register - PC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-7
2.3.3 Interrupt System . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-8
2.3.4 Trap System . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-8
2.3.5 Memory Integrity Error Handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-9
2.3.5.1 Program Side Memories . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-9
2.3.5.2 Data Side Memories . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-11
2.3.5.3 TriCore 1.3 Compatibility . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-14
2.4 CPU Subsystem Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-15
2.5 CPU Core Special Function Registers (CSFR) . . . . . . . . . . . . . . . . . . . 2-16
Table of Contents

TC1728
Table of Contents
User’s Manual L-2 V1.0, 2011-12
2.5.1 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-18
2.6 CPU General Purpose Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-23
2.7 CPU Memory Protection Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-26
2.8 FPU Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-32
2.8.1 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-33
2.9 Memory Integrity Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-34
2.9.1 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-36
2.10 CPU Slave Interface (CPS) Registers . . . . . . . . . . . . . . . . . . . . . . . . . . 2-51
2.10.1 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-52
2.11 Core Debug Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-55
2.12 Implementation Specific Reset Values . . . . . . . . . . . . . . . . . . . . . . . . . 2-57
2.13 CPU Instruction Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-58
2.13.1 Integer-Pipeline Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-59
2.13.1.1 Simple Arithmetic Instruction Timings . . . . . . . . . . . . . . . . . . . . . . 2-59
2.13.1.2 Multiply Instruction Timings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-63
2.13.1.3 Multiply Accumulate (MAC) Instruction Timing . . . . . . . . . . . . . . . 2-64
2.13.1.4 Control Flow Instruction Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-65
2.13.2 Load-Store Pipeline Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-66
2.13.2.1 Address Arithmetic Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-66
2.13.2.2 Control Flow Instruction Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-67
2.13.2.3 Load Instruction Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-68
2.13.2.4 Store Instruction Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-69
2.13.3 Floating Point Pipeline Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-70
2.14 Program Memory Interface (PMI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-71
2.14.1 PMI Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-71
2.14.2 LMB Access Priorities . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-72
2.14.3 Scratchpad RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-72
2.14.4 Instruction Cache . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-73
2.14.5 Program Line Buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-74
2.14.6 PMI Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-75
2.14.6.1 PMI Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-76
2.15 Data Memory Interface (DMI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-82
2.15.1 DMI Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-82
2.15.2 LMB Access Priorities . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-83
2.15.3 Local Data RAM (LDRAM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-83
2.15.4 Data Cache . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-83
2.15.5 Data Line Buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-84
2.15.6 DMI Trap Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-85
2.15.7 DMI Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-87
2.15.7.1 DMI Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-89
3 System Control Unit (SCU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-1
3.1 Clock System Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-2

TC1728
Table of Contents
User’s Manual L-3 V1.0, 2011-12
3.1.1 Clock Generation Unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-4
3.1.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-4
3.1.1.2 Oscillator Circuit (OSC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-5
3.1.1.3 Phase-Locked Loop (PLL) Module . . . . . . . . . . . . . . . . . . . . . . . . . 3-7
3.1.1.4 ERAY Phase-Locked Loop (PLL_ERAY) Module . . . . . . . . . . . . . 3-15
3.1.1.5 Clock Control Unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-23
3.1.1.6 External Clock Output . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-24
3.1.1.7 CGU Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-29
3.1.2 Module Clock Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-48
3.1.2.1 Clock Control Register CLC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-49
3.2 Reset Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-62
3.2.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-62
3.2.2 Reset Types . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-62
3.2.3 Reset Sources Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-63
3.2.4 Module Reset Behavior . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-63
3.2.5 General Reset Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-64
3.2.6 Reset State Machine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-65
3.2.7 Reset Counters (RSTCNTA and RSTCNTD) . . . . . . . . . . . . . . . . . . 3-66
3.2.8 De-assertion of a Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-67
3.2.8.1 Example1: . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-67
3.2.8.2 Example2: . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-67
3.2.8.3 Example3: . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-67
3.2.9 Reset Triggers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-68
3.2.9.1 Specific Reset Triggers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-68
3.2.9.2 Configurable Reset Triggers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-68
3.2.10 Debug Specific Behavior . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-68
3.2.11 EEC Reset Specific Behavior . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-68
3.2.12 Reset Controller Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-69
3.2.12.1 Status Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-69
3.2.12.2 Configuration Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-72
3.3 External Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-77
3.3.1 External Service Requests (ESRx) . . . . . . . . . . . . . . . . . . . . . . . . . . 3-77
3.3.1.1 ESRx as Reset Request Trigger . . . . . . . . . . . . . . . . . . . . . . . . . . 3-77
3.3.1.2 ESRx as Reset Output . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-78
3.3.1.3 ESR Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-79
3.3.2 External Request Unit (ERU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-86
3.3.2.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-86
3.3.2.2 ERU Pin Connections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-88
3.3.2.3 External Request Select Unit (ERS) . . . . . . . . . . . . . . . . . . . . . . . 3-88
3.3.2.4 Event Trigger Logic (ETL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-89
3.3.2.5 Connecting Matrix . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-91
3.3.2.6 Output Gating Unit (OGU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-93
3.3.2.7 ERU Output Connections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-97

TC1728
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User’s Manual L-4 V1.0, 2011-12
3.3.2.8 External Request Unit Registers . . . . . . . . . . . . . . . . . . . . . . . . . . 3-99
3.4 Power Supply and Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-115
3.4.1 Basic Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-115
3.4.2 Enhanced Reset System . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-119
3.4.3 Power-up Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-119
3.4.4 EVR Control Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-121
3.5 Power Management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-123
3.5.1 Power Management Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-123
3.5.2 Power Management Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-124
3.5.2.1 Idle Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-124
3.5.2.2 Sleep Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-125
3.5.3 Power Management Control and Status Register, PMCSR . . . . . . 3-125
3.6 Software Boot Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-128
3.6.1 Configuration done with Start-up . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-128
3.6.2 Start-up Configuration Options . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-128
3.6.3 Start-up Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-129
3.6.3.1 Start-up Status Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-129
3.7 ECC Error Handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-132
3.7.1 ECC Software Testing Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-132
3.7.2 ECC Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-133
3.8 Watchdog Timer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-140
3.8.1 Watchdog Timer Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-140
3.8.2 Features of the Watchdog Timer . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-140
3.8.3 The Endinit Function . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-141
3.8.3.1 Password Access to WDT_CON0 . . . . . . . . . . . . . . . . . . . . . . . . 3-143
3.8.3.2 Modify Access to WDT_CON0 . . . . . . . . . . . . . . . . . . . . . . . . . . 3-144
3.8.3.3 Access to Endinit-Protected Registers . . . . . . . . . . . . . . . . . . . . 3-144
3.8.4 Timer Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-145
3.8.4.1 Timer Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-145
3.8.4.2 WDT Reset Behavior . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-147
3.8.4.3 WDT Operation During Power-Saving Modes . . . . . . . . . . . . . . . 3-148
3.8.4.4 Suspend Mode Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-149
3.8.5 Watchdog Timer Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-149
3.8.5.1 Watchdog Timer Control Register 0 . . . . . . . . . . . . . . . . . . . . . . 3-149
3.8.5.2 Watchdog Timer Control Register 1 . . . . . . . . . . . . . . . . . . . . . . 3-151
3.8.5.3 Watchdog Timer Status Register . . . . . . . . . . . . . . . . . . . . . . . . . 3-153
3.9 Emergency Stop Output Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-156
3.9.1 Emergency Stop Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-157
3.10 Interrupt Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-159
3.10.1 Interrupt Control Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-160
3.11 NMI Trap Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-170
3.11.1 Trap Control Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-171
3.12 Miscellaneous System Control Register . . . . . . . . . . . . . . . . . . . . . . . 3-179

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3.12.1 GPTA Input IN1 Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-179
3.12.2 System Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-179
3.12.3 Identification Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-181
3.12.4 SCU Kernel Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-184
3.12.5 SCU Address Area . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-190
4 On-Chip System Buses and Bus Bridges . . . . . . . . . . . . . . . . . . . . . . 4-1
4.1 What is new . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-2
4.2 Local Memory Bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-3
4.2.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-3
4.2.2 Transaction Types . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-3
4.2.2.1 Single Transfers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-3
4.2.2.2 Block Transfers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-4
4.2.2.3 Atomic Transfers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-4
4.2.3 Address Alignment Rules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-4
4.2.4 Reaction of a Busy Slave . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-4
4.2.5 LMB Basic Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-5
4.3 Local Memory Bus Controller Unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-6
4.3.1 Basic Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-6
4.3.2 LMB Bus Arbitration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-6
4.3.2.1 LMB Bus Default Master . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-7
4.3.3 LMB Bus Error Handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-7
4.3.4 LMB Bus Control Unit Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-8
4.3.4.1 LMB Bus Control Unit Control Registers . . . . . . . . . . . . . . . . . . . . 4-11
4.4 Local Memory Bus to FPI Bus Interface (LFI Bridge) . . . . . . . . . . . . . . 4-24
4.4.1 Functional Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-24
4.4.2 LMB to FPI Bridge Control Registers . . . . . . . . . . . . . . . . . . . . . . . . . 4-26
4.4.2.1 LFI Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-27
4.5 System Peripheral Bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-29
4.5.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-29
4.5.2 Bus Transaction Types . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-31
4.5.3 Reaction of a Busy Slave . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-31
4.5.4 Address Alignment Rules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-32
4.5.5 FPI Bus Basic Operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-32
4.6 FPI Bus Control Unit (SBCU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-34
4.6.1 FPI Bus Arbitration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-34
4.6.1.1 Arbitration on the System Peripheral Bus . . . . . . . . . . . . . . . . . . . 4-34
4.6.1.2 Starvation Prevention . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-36
4.6.2 FPI Bus Error Handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-36
4.6.3 BCU Debug Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-39
4.6.3.1 Address Triggers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-39
4.6.3.2 Signal Status Triggers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-40
4.6.3.3 Grant Triggers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-41

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4.6.3.4 Combination of Triggers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-42
4.6.3.5 BCU Breakpoint Generation Examples . . . . . . . . . . . . . . . . . . . . . 4-42
4.6.4 System Bus Control Unit Registers . . . . . . . . . . . . . . . . . . . . . . . . . . 4-45
4.6.4.1 SBCU ID Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-47
4.6.4.2 SBCU Control Registers Descriptions . . . . . . . . . . . . . . . . . . . . . . 4-48
4.6.4.3 SBCU Error Registers Descriptions . . . . . . . . . . . . . . . . . . . . . . . . 4-49
4.6.4.4 SBCU OCDS Registers Descriptions . . . . . . . . . . . . . . . . . . . . . . 4-53
4.6.4.5 SBCU Service Request Control Register Description . . . . . . . . . . 4-66
4.7 On Chip Bus Master TAG Assignments . . . . . . . . . . . . . . . . . . . . . . . . 4-67
5 Program Memory Unit (PMU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-1
5.1 BootROM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-3
5.1.1 Addressing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-3
5.1.2 Firmware Program Structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-3
5.2 Overlay RAM and Data Acquisition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-4
5.2.1 Internal Overlay Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-4
5.2.2 Online Data Acquisition (OLDA) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-4
5.2.3 Access Performance . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-5
5.2.4 Overlay Memory Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-5
5.3 Emulation Memory Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-7
5.4 PMU ID Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-8
5.5 Tuning Protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-9
5.6 Program and Data Flash . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-10
5.6.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-10
5.6.2 Architectural and Operational Overview . . . . . . . . . . . . . . . . . . . . . . 5-14
5.6.2.1 Sector and Page Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-14
5.6.2.2 Data Flash and EEPROM Emulation . . . . . . . . . . . . . . . . . . . . . . . 5-15
5.6.2.3 Operational Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-17
5.6.2.4 Flash Access Control and Performance . . . . . . . . . . . . . . . . . . . . 5-24
5.6.3 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-26
5.6.3.1 Address Mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-26
5.6.3.2 Basic Operating Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-28
5.6.3.3 Command Sequence Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . 5-28
5.6.3.4 Functional Command Description . . . . . . . . . . . . . . . . . . . . . . . . . 5-31
5.6.3.5 Sector, Page and Block Addressing . . . . . . . . . . . . . . . . . . . . . . . 5-40
5.6.3.6 Register Addresses and Access Restrictions . . . . . . . . . . . . . . . . 5-43
5.6.3.7 Flash Status Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-46
5.6.3.8 Flash Configuration Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-53
5.6.3.9 Flash Identification Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-59
5.6.4 Error Correction and Margin Control . . . . . . . . . . . . . . . . . . . . . . . . . 5-60
5.6.4.1 Dynamic Error Correction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-60
5.6.4.2 Margin Check Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-61
5.6.5 Read and Write Protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-64

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5.6.5.1 Read Protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-64
5.6.5.2 Write and OTP Protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-67
5.6.5.3 Protection Configuration Indication . . . . . . . . . . . . . . . . . . . . . . . . 5-68
5.6.5.4 User Configuration Blocks and Pages . . . . . . . . . . . . . . . . . . . . . . 5-74
5.6.6 Interrupt, Error and Operation Control . . . . . . . . . . . . . . . . . . . . . . . . 5-76
5.6.6.1 Interrupt Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-76
5.6.6.2 Trap Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-76
5.6.6.3 Handling Errors During Operation . . . . . . . . . . . . . . . . . . . . . . . . . 5-77
5.6.6.4 Handling Errors During Startup . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-82
5.6.6.5 Application Hints and Guidelines . . . . . . . . . . . . . . . . . . . . . . . . . . 5-84
5.6.7 Power Supply and Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-87
5.6.7.1 Power Supply . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-87
5.6.7.2 Flash Power Consumption . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-87
5.6.7.3 Flash Sleep Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-87
5.6.7.4 Reset Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-89
5.6.8 Emergency Programming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-93
6 Data Access Overlay (OVC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-1
6.1 Basic Overlay Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-1
6.2 Online Data Acquisition (OLDA) and its Overlay . . . . . . . . . . . . . . . . . . . 6-4
6.3 Enable Control of Overlay Blocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-4
6.4 Target and Overlay Memories . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-5
6.4.1 Target Memories . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-5
6.4.2 Internal Overlay Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-5
6.4.3 Emulation Overlay Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-6
6.4.4 External Overlay Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-6
6.5 Change of Overlay Parameters and Overlay Start . . . . . . . . . . . . . . . . . 6-6
6.6 Block Priority and Access Performance . . . . . . . . . . . . . . . . . . . . . . . . . . 6-7
6.7 Overlay Control Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-7
7BootROMContent. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-1
7.1 Startup Software . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-1
7.1.1 Boot Options Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-1
7.1.2 Conditions upon SSW entry . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-2
7.1.3 Startup Software Main Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-3
7.1.3.1 Entering the Startup Software . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-4
7.1.3.2 Initial Handling of the Startup Configuration . . . . . . . . . . . . . . . . . . 7-4
7.1.3.3 Flash Rampup . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-5
7.1.3.4 Basic Device Settings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-5
7.1.3.5 RAMs Handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-5
7.1.3.6 Select and Prepare Startup Modes . . . . . . . . . . . . . . . . . . . . . . . . . 7-6
7.1.3.7 Final Chip Settings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-8
7.1.3.8 Ending the SSW and Starting the User Code . . . . . . . . . . . . . . . . 7-10
7.1.4 Specific SSW Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-10

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7.1.4.1 Header Check in Alternate Boot Modes . . . . . . . . . . . . . . . . . . . . 7-10
7.1.5 Startup Errors Handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-12
7.2 Bootstrap Loaders . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-13
7.2.1 Common Procedures for all Bootloaders . . . . . . . . . . . . . . . . . . . . . . 7-13
7.2.2 ASC Bootstrap loader . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-14
7.2.3 CAN Bootstrap Loader . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-14
7.3 Influencing the next SSW-execution . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-16
8 Memory Maps . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-1
8.1 What is new . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-2
8.2 How to Read the Address Maps . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-3
8.3 Contents of the Segments . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-5
8.4 Address Map of the FPI Bus System . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-7
8.4.1 Segments 0 to 14 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-7
8.4.2 Segment 15 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-12
8.5 Address Map of the Local Memory Bus (LMB) . . . . . . . . . . . . . . . . . . . 8-19
8.6 Memory Module Access Restrictions . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-24
8.7 Side Effects from Modules to LDRAM . . . . . . . . . . . . . . . . . . . . . . . . . . 8-25
9 General Purpose I/O Ports and Peripheral I/O Lines (Ports) . . . . . . . 9-1
9.1 Basic Port Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-1
9.2 Description Scheme for the Port IO Functions . . . . . . . . . . . . . . . . . . . . 9-4
9.3 Port Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-6
9.3.1 Port Input/Output Control Registers . . . . . . . . . . . . . . . . . . . . . . . . . . 9-10
9.3.2 Pad Driver Mode Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-14
9.3.3 Pin Function Decision Control Register . . . . . . . . . . . . . . . . . . . . . . . 9-18
9.3.4 Port Output Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-19
9.3.5 Port Output Modification Register . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-20
9.3.6 Emergency Stop Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-22
9.3.7 Port Input Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-23
9.4 Port 0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-25
9.4.1 Port 0 Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-25
9.4.2 Port 0 Function Table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-25
9.4.3 Port 0 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-30
9.5 Port 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-31
9.5.1 Port 1 Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-31
9.5.2 Port 1 Function Table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-32
9.5.3 Port 1 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-37
9.5.3.1 Port 1 Emergency Stop Register . . . . . . . . . . . . . . . . . . . . . . . . . . 9-37
9.6 Port 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-38
9.6.1 Port 2 Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-38
9.6.2 Port 2 Function Table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-38
9.6.3 Port 2 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-43
9.6.3.1 Port 2 Output Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-43

TC1728
Table of Contents
User’s Manual L-9 V1.0, 2011-12
9.6.3.2 Port 2 Output Modification Register . . . . . . . . . . . . . . . . . . . . . . . . 9-43
9.6.3.3 Port 2 Input/Output Control Register 12 . . . . . . . . . . . . . . . . . . . . 9-44
9.6.3.4 Port 2 Input Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-44
9.6.3.5 Port 2 Pad Driver Mode 1 Register . . . . . . . . . . . . . . . . . . . . . . . . 9-45
9.6.3.6 Port 2 Emergency Stop Register . . . . . . . . . . . . . . . . . . . . . . . . . . 9-45
9.7 Port 3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-47
9.7.1 Port 3 Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-47
9.7.2 Port 3 Function Table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-47
9.7.3 Port 3 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-52
9.7.3.1 Port 3 Emergency Stop Register . . . . . . . . . . . . . . . . . . . . . . . . . . 9-52
9.8 Port 4 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-53
9.8.1 Port 4 Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-53
9.8.2 Port 4 Function Table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-53
9.8.3 Port 4 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-54
9.8.3.1 Port 4 Output Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-55
9.8.3.2 Port 4 Output Modification Register . . . . . . . . . . . . . . . . . . . . . . . . 9-55
9.8.3.3 Port 4 Input/Output Control Register x (x = 4, 8 and 12) . . . . . . . . 9-55
9.8.3.4 Port 4 Input Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-55
9.8.3.5 Port 4 Pad Driver Mode 0 Register . . . . . . . . . . . . . . . . . . . . . . . . 9-56
9.8.3.6 Port 4 Emergency Stop Register . . . . . . . . . . . . . . . . . . . . . . . . . . 9-56
9.9 Port 5 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-57
9.9.1 Port 5 Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-57
9.9.2 Port 5 Function Table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-57
9.9.3 Port 5 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-62
9.10 Port 6 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-63
9.10.1 Port 6 Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-63
9.10.2 Port 6 Function Table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-64
9.10.3 Port 6 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-65
9.10.3.1 Port 6 Output Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-65
9.10.3.2 Port 6 Output Modification Register . . . . . . . . . . . . . . . . . . . . . . . . 9-65
9.10.3.3 Port 6 Input Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-65
9.10.3.4 Port 6 Pad Driver Mode 0 Register . . . . . . . . . . . . . . . . . . . . . . . . 9-66
9.10.3.5 Port 6 Emergency Stop Register . . . . . . . . . . . . . . . . . . . . . . . . . . 9-67
9.11 Port 8 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-68
9.11.1 Port 8 Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-68
9.11.2 Port 8 Function Table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-69
9.11.3 Port 8 Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-73
9.11.3.1 Port 8 Output Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-73
9.11.3.2 Port 8 Output Modification Register . . . . . . . . . . . . . . . . . . . . . . . . 9-73
9.11.3.3 Port 8 Input/Output Control Register 12 . . . . . . . . . . . . . . . . . . . . 9-74
9.11.3.4 Port 8 Input Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-74
9.11.3.5 Port 8 Pad Driver Mode 1 Register . . . . . . . . . . . . . . . . . . . . . . . . 9-75
9.12 Port 9 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-76

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Table of Contents
User’s Manual L-10 V1.0, 2011-12
9.12.1 Port 9 Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-76
9.12.2 Port 9 Function Table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-77
9.12.3 Port 9 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-80
9.12.3.1 Port 9 Output Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-80
9.12.3.2 Port 9 Output Modification Register . . . . . . . . . . . . . . . . . . . . . . . . 9-80
9.12.3.3 Port 9 Input/Output Control Register 8 . . . . . . . . . . . . . . . . . . . . . 9-81
9.12.3.4 Port 9 Input Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-81
9.12.3.5 Port 9 Pad Driver Mode 1 Register . . . . . . . . . . . . . . . . . . . . . . . . 9-82
9.12.3.6 Port 9 Emergency Stop Register . . . . . . . . . . . . . . . . . . . . . . . . . . 9-82
9.13 Port 10 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-83
9.13.1 Port 10 Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-83
9.13.2 Port 10 Function Table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-83
9.13.3 Port 10 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-85
9.13.3.1 Port 10 Output Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-85
9.13.3.2 Port 10 Output Modification Register . . . . . . . . . . . . . . . . . . . . . . . 9-85
9.13.3.3 Port 10 Input Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-85
9.13.3.4 Port 10 Pad Driver Mode 0 Register . . . . . . . . . . . . . . . . . . . . . . . 9-86
9.14 Port 11 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-87
9.14.1 Port 11 Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-87
9.14.2 Port 11 Function Table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-88
9.14.3 Port 11 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-90
9.14.4 Port 11 Input/Output Control Registers . . . . . . . . . . . . . . . . . . . . . . . 9-91
9.14.5 Port 11 Pin Function Decision Control Register . . . . . . . . . . . . . . . . 9-94
9.15 Port 12 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-97
9.15.1 Port 12 Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-97
9.15.2 Port 12 Function Table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-98
9.15.3 Port 12 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-99
9.15.4 Port 12 Input/Output Control Registers . . . . . . . . . . . . . . . . . . . . . . 9-100
9.15.5 Port 12 Pin Function Decision Control Register . . . . . . . . . . . . . . . 9-101
10 Peripheral Control Processor (PCP) . . . . . . . . . . . . . . . . . . . . . . . . . 10-1
10.1 PCP Feature/Enhancement History List . . . . . . . . . . . . . . . . . . . . . . . . 10-1
10.1.1 Switchable Core Clock Ratio . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-2
10.2 Peripheral Control Processor Overview . . . . . . . . . . . . . . . . . . . . . . . . . 10-2
10.2.1 High Integrity Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-2
10.3 PCP Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-3
10.3.1 PCP Processor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-4
10.3.2 PCP Code Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-5
10.3.2.1 CMEM Protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-5
10.3.3 PCP Parameter RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-5
10.3.3.1 PRAM Protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-6
10.3.4 FPI Bus Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-6
10.3.5 PCP Interrupt Control Unit and Service Request Nodes . . . . . . . . . . 10-6

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Table of Contents
User’s Manual L-11 V1.0, 2011-12
10.4 PCP Programming Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-8
10.4.1 General Purpose Register Set of the PCP . . . . . . . . . . . . . . . . . . . . 10-8
10.4.1.1 Register R0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-9
10.4.1.2 Registers R1, R2, and R3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-9
10.4.1.3 Registers R4 and R5 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-9
10.4.1.4 Register R6 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-10
10.4.1.5 Register R7 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-11
10.4.2 Contexts and Context Models . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-13
10.4.2.1 Context Models . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-13
10.4.2.2 Context Save Area . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-16
10.4.2.3 Context Restore Operation for CR6 and CR7 . . . . . . . . . . . . . . . 10-19
10.4.2.4 Context Save Operation for CR6 and CR7 . . . . . . . . . . . . . . . . . 10-23
10.4.2.5 Initialization of the Contexts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-26
10.4.2.6 Context Save Optimization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-26
10.4.3 Channel Programs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-27
10.4.3.1 Channel Restart Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-27
10.4.3.2 Channel Resume Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-28
10.5 PCP Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-30
10.5.1 PCP Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-30
10.5.2 Channel Invocation and Context Restore Operation . . . . . . . . . . . . 10-30
10.5.3 Channel Exit and Context Save Operation . . . . . . . . . . . . . . . . . . . 10-31
10.5.3.1 Normal Exit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-31
10.5.3.2 Error Condition Channel Exit . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-32
10.5.3.3 Debug Exit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-33
10.6 PCP Interrupt Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-34
10.6.1 Issuing Service Requests to CPU or PCP . . . . . . . . . . . . . . . . . . . . 10-35
10.6.2 PCP Interrupt Control Unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-35
10.6.3 PCP Service Request Nodes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-35
10.6.4 Issuing PCP Service Requests . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-36
10.6.4.1 Service Request on EXIT Instruction . . . . . . . . . . . . . . . . . . . . . . 10-37
10.6.4.2 Service Request on Suspension of Interrupt . . . . . . . . . . . . . . . . 10-37
10.6.4.3 Service Request on Error . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-38
10.6.4.4 Queue Full Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-38
10.7 PRAM Protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-39
10.7.1 Protection of PRAM against FPI Writes . . . . . . . . . . . . . . . . . . . . . . 10-41
10.7.2 Protection of PRAM against Internally Generated PRAM Writes . . 10-41
10.7.2.1 Context Save Region Protection . . . . . . . . . . . . . . . . . . . . . . . . . 10-41
10.7.2.2 Protected Channel PRAM Protection . . . . . . . . . . . . . . . . . . . . . 10-42
10.8 FPI Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-42
10.8.1 Operation as an FPI Master . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-42
10.8.2 Operation as an FPI Slave . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-43
10.9 PCP Error Handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-44
10.9.1 PRAM Protection Violation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-44

TC1728
Table of Contents
User’s Manual L-12 V1.0, 2011-12
10.9.1.1 Enforced PRAM Partitioning . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-44
10.9.1.2 Protected Channel PRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-45
10.9.2 FPI Write Window Violation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-45
10.9.3 Channel Watchdog . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-45
10.9.4 Invalid Opcode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-45
10.9.5 Instruction Address Error . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-46
10.10 Software In-System Test Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-46
10.11 Memory Integrity Error Detection and Correction . . . . . . . . . . . . . . . . 10-47
10.11.1 Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-48
10.11.2 Architectural Extensions - Registers . . . . . . . . . . . . . . . . . . . . . . . . 10-48
10.11.3 Memory Integrity Error Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-48
10.12 Instruction Set Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-50
10.12.1 DMA Primitives . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-50
10.12.2 Load and Store . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-51
10.12.3 Arithmetic and Logical Instructions . . . . . . . . . . . . . . . . . . . . . . . . . 10-52
10.12.4 Bit Manipulation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-54
10.12.5 Flow Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-54
10.12.6 Addressing Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-55
10.12.6.1 FPI Bus Addressing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-55
10.12.6.2 PRAM Addressing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-56
10.12.6.3 Bit Addressing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-56
10.12.6.4 Flow Control Destination Addressing . . . . . . . . . . . . . . . . . . . . . . 10-56
10.13 FPI Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-58
10.13.1 Access to the PCP Control Registers from the FPI Bus . . . . . . . . . 10-58
10.13.1.1 PCP Control Register Protection . . . . . . . . . . . . . . . . . . . . . . . . . 10-58
10.13.2 Access to the PRAM from the FPI Bus . . . . . . . . . . . . . . . . . . . . . . 10-59
10.13.3 Access to the CMEM from the FPI Bus . . . . . . . . . . . . . . . . . . . . . . 10-59
10.14 Debugging the PCP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-61
10.15 PCP Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-63
10.16 PCP Registers Address Space . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-67
10.17 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-68
10.17.1 PCP Clock Control Register, PCP_CLC . . . . . . . . . . . . . . . . . . . . . 10-68
10.17.2 PCP Module Identification Register, PCP_ID . . . . . . . . . . . . . . . . . 10-69
10.17.3 PCP Control and Status Register, PCP_CS . . . . . . . . . . . . . . . . . . 10-70
10.17.4 PCP Error/Debug Status Register, PCP_ES . . . . . . . . . . . . . . . . . . 10-72
10.17.5 PCP Interrupt Control Register, PCP_ICR . . . . . . . . . . . . . . . . . . . 10-74
10.17.6 PCP Interrupt Threshold Register, PCP_ITR . . . . . . . . . . . . . . . . . 10-77
10.17.7 PCP Interrupt Configuration Register, PCP_ICON . . . . . . . . . . . . . 10-78
10.17.8 PCP Stall Status Register, PCP_SSR . . . . . . . . . . . . . . . . . . . . . . . 10-80
10.17.9 SIST Mode Access Control Register, PCP_SMACON . . . . . . . . . . 10-82
10.17.10 Memory Integrity Error Control Register, PCP_MIECON . . . . . . . . 10-83
10.17.11 Memory Integrity Error Control 2 Register, PCP_MIECON2 . . . . . . 10-84
10.17.12 Memory Integrity Error Status Register for PRAM, PCP_MIESTATP 10-85

TC1728
Table of Contents
User’s Manual L-13 V1.0, 2011-12
10.17.13 Memory Integrity Error Status Register for CMEM, PCP_MIESTATC . . . . .
10-86
10.17.14 Register Protection Register, PCP_RPROT . . . . . . . . . . . . . . . . . . 10-87
10.17.15 CMEM Protection Register, PCP_CPROT . . . . . . . . . . . . . . . . . . . 10-88
10.17.16 PRAM Protection Register, PCP_PPROT . . . . . . . . . . . . . . . . . . . . 10-89
10.17.17 FPI Write Window Register, PCP_FWWIN . . . . . . . . . . . . . . . . . . . 10-93
10.17.18 PCP Service Request Control Registers m, PCP_SRC[1:0] . . . . . . 10-94
10.17.19 PCP Service Request Control Registers m, PCP_SRC[3:2] . . . . . . 10-96
10.17.20 PCP Service Request Control Registers m, PCP_SRC[8:4] . . . . . . 10-97
10.17.21 PCP Service Request Control Registers m, PCP_SRC[11:9] . . . . . 10-98
10.18 PCP Instruction Set Details . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-100
10.18.1 Instruction Codes and Fields . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-100
10.18.1.1 Conditional Codes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-101
10.18.1.2 Instruction Fields . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-102
10.18.2 Counter Operation for COPY Instruction . . . . . . . . . . . . . . . . . . . . 10-105
10.18.3 Counter Operation for BCOPY Instruction . . . . . . . . . . . . . . . . . . . 10-106
10.18.4 Divide and Multiply Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-107
10.18.5 ADD, 32-bit Addition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-108
10.18.6 AND, 32-bit Logical AND . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-109
10.18.7 BCOPY, DMA Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-110
10.18.8 CHKB, Check Bit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-111
10.18.9 CLR, Clear Bit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-111
10.18.10 COMP, 32-bit Compare . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-112
10.18.11 COPY, DMA Instruction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-113
10.18.12 DEBUG, Debug Instruction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-114
10.18.13 DINIT, Divide Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-115
10.18.14 DSTEP, Divide Instruction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-116
10.18.15 EXIT, Exit Instruction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-117
10.18.16 INB, Insert Bit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-118
10.18.17 JC, Jump Conditionally . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-119
10.18.18 JL, Jump Long Unconditional . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-120
10.18.19 LD, Load . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-120
10.18.20 LDL, Load 16-bit Value . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-122
10.18.21 MINIT, Multiply Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-122
10.18.22 MOV, Move Register to Register . . . . . . . . . . . . . . . . . . . . . . . . . . 10-123
10.18.23 Multiply Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-124
10.18.24 NEG, Negate . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-125
10.18.25 NOP, No Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-125
10.18.26 NOT, Logical NOT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-125
10.18.27 OR, Logical OR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-126
10.18.28 PRAM Bit Operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-127
10.18.29 PRI, Prioritize . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-128
10.18.30 RL, Rotate Left . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-129

TC1728
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User’s Manual L-14 V1.0, 2011-12
10.18.31 RR, Rotate Right . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-129
10.18.32 SET, Set Bit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-130
10.18.33 SHL, Shift Left . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-130
10.18.34 SHR, Shift Right . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-131
10.18.35 ST, Store . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-132
10.18.36 SUB, 32-bit Subtract . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-133
10.18.37 XCH, Exchange . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-134
10.18.38 XOR, 32-bit Logical Exclusive OR . . . . . . . . . . . . . . . . . . . . . . . . . 10-135
10.18.39 Flag Updates of Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-136
10.18.40 Instruction Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-137
10.19 Instruction Encoding . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-141
10.20 Programming of the PCP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-147
10.20.1 Initial PC of a Channel Program . . . . . . . . . . . . . . . . . . . . . . . . . . 10-147
10.20.1.1 Channel Entry Table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-147
10.20.1.2 Channel Resume . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-148
10.20.2 Channel Management for Small and Minimum Contexts . . . . . . . 10-149
10.20.3 Unused Registers as Global’s or Constants . . . . . . . . . . . . . . . . . 10-149
10.20.4 Dispatch of Low Priority Tasks . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-150
10.20.5 Code Reuse Across Channels (Call and Return) . . . . . . . . . . . . . 10-150
10.20.6 Case-like Code Switches (Computed Go-To) . . . . . . . . . . . . . . . . 10-151
10.20.7 Simple DMA Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-151
10.20.7.1 COPY Instruction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-151
10.20.7.2 BCOPY Instruction (Burst Copy) . . . . . . . . . . . . . . . . . . . . . . . . 10-152
10.21 PCP Programming Notes and Tips . . . . . . . . . . . . . . . . . . . . . . . . . . 10-153
10.21.1 Notes on PCP Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-153
10.21.2 General Purpose Register Use . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-153
10.21.3 Use of Channel Interruption . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-155
10.21.3.1 Dynamic Interrupt Masking . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-155
10.21.3.2 Control of Channel Priority (CPPN) . . . . . . . . . . . . . . . . . . . . . . 10-155
10.21.4 Implementing Divide Algorithms . . . . . . . . . . . . . . . . . . . . . . . . . . 10-156
10.21.5 Implementing Multiply Algorithms . . . . . . . . . . . . . . . . . . . . . . . . . 10-157
10.22 Implementation of the PCP in the TC1728 . . . . . . . . . . . . . . . . . . . . 10-159
10.22.1 PCP Memories . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-159
10.22.2 BCOPY Instruction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-159
10.22.3 PCP Reset Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-160
11 Direct Memory Access Controller (DMA) . . . . . . . . . . . . . . . . . . . . . 11-1
11.1 What is new . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-1
11.2 DMA Controller Kernel Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-3
11.2.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-4
11.2.2 Definition of Terms . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-5
11.2.3 DMA Principles . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-6
11.2.4 DMA Channel Functionality . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-7

TC1728
Table of Contents
User’s Manual L-15 V1.0, 2011-12
11.2.4.1 Shadowed Source or Destination Address . . . . . . . . . . . . . . . . . . 11-7
11.2.4.2 DMA Channel Request Control . . . . . . . . . . . . . . . . . . . . . . . . . . 11-11
11.2.4.3 DMA Channel Operation Modes . . . . . . . . . . . . . . . . . . . . . . . . . 11-12
11.2.4.4 Error Conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-16
11.2.4.5 Channel Reset Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-17
11.2.4.6 Transfer Count and Move Count . . . . . . . . . . . . . . . . . . . . . . . . . 11-18
11.2.4.7 Circular Buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-20
11.2.5 Transaction Control Engine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-21
11.2.6 Bus Switch, Bus Switch Priorities . . . . . . . . . . . . . . . . . . . . . . . . . . 11-22
11.2.7 DMA Module Priorities on On Chip Busses (FPI Bus, LMB Bus) . . 11-24
11.2.8 DMA Module: On Chip Bus Access Rights, RMW support . . . . . . . 11-25
11.2.9 DMA Module On Chip Bus Master Interfaces . . . . . . . . . . . . . . . . . 11-25
11.2.10 DMA Module Bridge Functionality . . . . . . . . . . . . . . . . . . . . . . . . . . 11-27
11.2.11 On-Chip Debug Capabilities . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-28
11.2.11.1 Hard-suspend Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-28
11.2.11.2 Soft-suspend Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-28
11.2.11.3 Break Signal Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-29
11.2.12 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-31
11.2.12.1 Channel Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-31
11.2.12.2 Transaction Lost Interrupt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-33
11.2.12.3 Move Engine Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-34
11.2.12.4 Wrap Buffer Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-36
11.2.12.5 Interrupt Request Compressor . . . . . . . . . . . . . . . . . . . . . . . . . . 11-37
11.2.13 Pattern Detection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-38
11.2.13.1 Pattern Compare Logic . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-40
11.2.13.2 Pattern Detection for 8-bit Data Width . . . . . . . . . . . . . . . . . . . . . 11-41
11.2.13.3 Pattern Detection for 16-bit Data Width . . . . . . . . . . . . . . . . . . . . 11-42
11.2.13.4 Pattern Detection for 32-bit Data Width . . . . . . . . . . . . . . . . . . . . 11-44
11.2.14 Access Protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-45
11.3 DMA Module Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-48
11.3.1 System Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-54
11.3.2 General Control/Status Registers . . . . . . . . . . . . . . . . . . . . . . . . . . 11-60
11.3.3 Move Engine Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-79
11.3.4 Channel Control/Status Registers . . . . . . . . . . . . . . . . . . . . . . . . . . 11-86
11.3.5 Channel Address Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-98
11.4 DMA Module Implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-101
11.4.1 DMA Request Wiring Matrix . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-102
11.4.2 Access Protection Assignment . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-112
11.4.3 Implementation-specific DMA Registers . . . . . . . . . . . . . . . . . . . . 11-120
11.4.3.1 Clock Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-122
11.4.3.2 DMA Interrupt Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-123
11.4.3.3 MLI Interrupt Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-124
11.4.4 Address Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-125

TC1728
Table of Contents
User’s Manual L-16 V1.0, 2011-12
11.5 Memory Checker Module . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-126
11.5.1 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-126
11.5.1.1 Ethernet CRC-32 Endianness . . . . . . . . . . . . . . . . . . . . . . . . . . 11-127
11.5.2 Memory Checker Module Registers . . . . . . . . . . . . . . . . . . . . . . . 11-128
11.5.2.1 Memory Checker Module Control Registers . . . . . . . . . . . . . . . 11-129
12 Flexible CRC Engine (FCE) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-1
12.1 Related documentation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-2
12.2 FCE Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-3
12.3 Operational overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-4
12.4 FCE Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-6
12.5 Interfaces of the FCE Module . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-13
12.6 FCE Module Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-14
12.6.1 System Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-17
12.6.2 CRC Kernel Control/Status Registers . . . . . . . . . . . . . . . . . . . . . . . 12-21
12.7 Programming Guide . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-28
12.8 Properties of CRC code . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-31
12.9 Revision history . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-32
13 Interrupt System . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-1
13.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-1
13.2 Service Request Nodes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-3
13.2.1 Service Request Control Registers . . . . . . . . . . . . . . . . . . . . . . . . . . 13-3
13.2.1.1 General Service Request Control Register Format . . . . . . . . . . . . 13-3
13.2.1.2 Request Set and Clear Bits (SETR, CLRR) . . . . . . . . . . . . . . . . . . 13-5
13.2.1.3 Enable Bit (SRE) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-5
13.2.1.4 Service Request Flag (SRR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-5
13.2.1.5 Type-Of-Service Control (TOS) . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-6
13.2.1.6 Service Request Priority Number (SRPN) . . . . . . . . . . . . . . . . . . . 13-6
13.3 Interrupt Control Units . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-8
13.3.1 Interrupt Control Unit (ICU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-8
13.3.1.1 ICU Interrupt Control Register (ICR) . . . . . . . . . . . . . . . . . . . . . . . 13-8
13.3.1.2 Operation of the Interrupt Control Unit (ICU) . . . . . . . . . . . . . . . . 13-10
13.3.2 PCP Interrupt Control Unit (PICU) . . . . . . . . . . . . . . . . . . . . . . . . . . 13-11
13.4 Arbitration Process . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-12
13.4.1 Controlling the Number of Arbitration Cycles . . . . . . . . . . . . . . . . . . 13-12
13.4.2 Controlling the Duration of Arbitration Cycles . . . . . . . . . . . . . . . . . 13-13
13.5 Entering an Interrupt Service Routine . . . . . . . . . . . . . . . . . . . . . . . . . 13-13
13.6 Exiting an Interrupt Service Routine . . . . . . . . . . . . . . . . . . . . . . . . . . 13-14
13.7 Interrupt Vector Table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-15
13.8 Usage of the TC1728 Interrupt System . . . . . . . . . . . . . . . . . . . . . . . . 13-18
13.8.1 Spanning Interrupt Service Routines Across Vector Entries . . . . . . 13-18
13.8.2 Configuring Ordinary Interrupt Service Routines . . . . . . . . . . . . . . . 13-19
13.8.3 Interrupt Priority Groups . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-19