Infineon Technologies TC1784 User manual

User´s Manual
V1.1 2011-05
Microcontrollers
TC1784
32-Bit Single-Chip Microcontroller

Edition 2011-05
Published by
Infineon Technologies AG
81726 Munich, Germany
©2011 Infineon Technologies AG
All Rights Reserved.
Legal Disclaimer
The information given in this document shall in no event be regarded as a guarantee of conditions or
characteristics. With respect to any examples or hints given herein, any typical values stated herein and/or any
information regarding the application of the device, Infineon Technologies hereby disclaims any and all warranties
and liabilities of any kind, including without limitation, warranties of non-infringement of intellectual property rights
of any third party.
Information
For further information on technology, delivery terms and conditions and prices, please contact the nearest
Infineon Technologies Office (www.infineon.com).
Warnings
Due to technical requirements, components may contain dangerous substances. For information on the types in
question, please contact the nearest Infineon Technologies Office.
Infineon Technologies components may be used in life-support devices or systems only with the express written
approval of Infineon Technologies, if a failure of such components can reasonably be expected to cause the failure
of that life-support device or system or to affect the safety or effectiveness of that device or system. Life support
devices or systems are intended to be implanted in the human body or to support and/or maintain and sustain
and/or protect human life. If they fail, it is reasonable to assume that the health of the user or other persons may
be endangered.

User´s Manual
V1.1 2011-05
Microcontrollers
TC1784
32-Bit Single-Chip Microcontroller

TC1784 User´s Manual
Revision History: V1.1, 2011-05
Previous Version: TS V1.0
Chapter Subjects (major changes since last revision)
Changes from TC1784 TS V1.0 to TC1784 UM V1.1
1 Introduction:
• No functional changes
2CPU:
• No functional changes
3SCU:
• Enhanced CHIPID register content
• Removed bit OSCCON.SHBY
• Changed reset value of register PLLEERAYCON0[16] to 1
• Aligned naming for PLLERAY and PLL_ERAY to PLL_ERAY
4 On-Chip System Buses and Bus Bridges:
• Corrected description of SBCU_CON.SVM bit
5PMU:
• Enhanced description of ALSE mechanism
• Added ALSE disable configuration
6 Data Access Overlay (OVC):
• No functional changes
7 BootROM Content:
• No functional changes
8 Memory Maps:
• No functional changes
• Corrected name PCODE to CMEM
9 General Purpose I/O Ports and Peripheral I/O Lines:
• The PDx encodings ´011´ and ´110´ in the where updated. These
encodings are used now for the A2 ´Strong Sharp-´ and ´Medium
Sharp-´ modes.
• The note regarding the constraint of the LVDS pair in CMOS mode was
updated.
10 PCP:
• Added register MIECON for the ECC control of the PCPs related
SRAMs
• Removed the PCP Soft Reset feature
11 DMA:
• No functional changes
12 LMB External Bus Unit (EBU):
• No functional changes

Trademarks
TriCore®, Infineon®, Infineon Technologies®and GPTA®are trademarks of Infineon
Technologies AG.
13 Interrupt System:
• No functional changes
14 System Timer (STM):
• Corrected the number of E-RAY interrupts to 10.
15 OCDS:
• No functional changes
• Replaced OCDS chapter with new User´s Manual chapter
16 ASC:
• No functional changes
• Improved description of the loop back operation in synchronous mode
17 SSC:
• No functional changes
18 MSC:
• No functional changes
19 MultiCAN:
• Connections to P4.0 and P4.1 added.
• Connections to ECTTx and from INT_0_15 reworked / removed
• Modified footnote about minimal required frequency at bootstraping
• Corrected TTFMR and TTSR reset values
• Added register bit FDR.FDIS bit
• Corrected description of RXPND and TXPND (Set by hardware and
must be reset by software)
• Added register CAN_EDCR
20 E-Ray:
• Corrected IOCR settings in Table of Port connections
21 GPTAv5:
• No functional changes
• Improved bit field description for GTCCTRk.OCM and LTCCTRk.OCM
bit field descriptions
22 MLI:
• Corrected reset value of the module ID register
23 ADC:
• No functional changes
24 FADC:
• No functional changes
• Offset calibration: improved description of the feature
TC1784 User´s Manual
Revision History: V1.1, 2011-05

We Listen to Your Comments
Any information within this document that you feel is wrong, unclear or missing at all?
Your feedback will help us to continuously improve the quality of this document.
Please send your proposal (including a reference to this document) to:
mcdocu.commen[email protected]

User´s Manual L-1 V1.1, 2011-05
TC1784
Table of Contents
1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-1
1.1 About this Document . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-1
1.1.1 Related Documentations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-1
1.1.2 Text Conventions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-1
1.1.3 Reserved, Undefined, and Unimplemented Terminology . . . . . . . . . . 1-3
1.1.4 Register Access Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-3
1.1.5 Abbreviations and Acronyms . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-4
1.2 System Architecture of the TC1784 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-7
1.2.1 TC1784 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-8
1.2.2 System Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-9
1.2.3 CPU Cores of the TC1784 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-10
1.2.3.1 High-performance 32-bit CPU . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-10
1.2.3.2 High-performance 32-bit Peripheral Control Processor . . . . . . . . . 1-11
1.3 On-Chip System Units . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-12
1.3.1 Flexible Interrupt System . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-12
1.3.2 Direct Memory Access Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-12
1.3.3 System Timer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-13
1.3.4 System Control Unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-16
1.3.4.1 Clock Generation Unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-16
1.3.4.2 Features of the Watchdog Timer . . . . . . . . . . . . . . . . . . . . . . . . . . 1-16
1.3.4.3 Reset Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-16
1.3.4.4 External Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-17
1.3.4.5 Die Temperature Measurement . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-17
1.3.5 General Purpose I/O Ports and Peripheral I/O Lines . . . . . . . . . . . . . 1-17
1.3.6 Program Memory Unit (PMU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-18
1.3.6.1 Boot ROM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-19
1.3.6.2 Overlay RAM and Data Acquisition . . . . . . . . . . . . . . . . . . . . . . . . 1-19
1.3.6.3 Emulation Memory Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-19
1.3.6.4 Tuning Protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-19
1.3.6.5 Program and Data Flash . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-19
1.3.7 Data Access Overlay . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-23
1.3.8 Development Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-23
1.4 On-Chip Peripheral Units of the TC1784 . . . . . . . . . . . . . . . . . . . . . . . . 1-25
1.4.1 Asynchronous/Synchronous Serial Interfaces . . . . . . . . . . . . . . . . . . 1-25
1.4.2 High-Speed Synchronous Serial Interfaces (SSC) . . . . . . . . . . . . . . 1-27
1.4.3 Micro Second Channel Interface (MSC) . . . . . . . . . . . . . . . . . . . . . . 1-30
1.4.4 FlexRay™ Protocol Controller (E-Ray) . . . . . . . . . . . . . . . . . . . . . . . 1-32
1.4.4.1 E-Ray Kernel Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-32
1.4.4.2 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-33
1.4.5 MultiCAN Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-35
1.4.6 Micro Link Interface (MLI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-37
Table of Contents

TC1784
Table of Contents
User´s Manual L-2 V1.1, 2011-05
1.4.7 General Purpose Timer Array (Intro) . . . . . . . . . . . . . . . . . . . . . . . . . 1-40
1.4.7.1 Functionality of GPTA0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-41
1.4.7.2 Functionality of LTCA2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-43
1.4.8 Analog-to-Digital Converters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-44
1.4.8.1 ADC Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-44
1.4.8.2 FADC Short Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-46
1.4.9 External Bus Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-49
1.5 On-Chip Debug Support (OCDS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-49
1.5.1 On-Chip Debug Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-49
1.5.2 Real Time Trace . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-50
1.5.3 Calibration Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-50
1.5.4 Tool Interfaces . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-51
1.5.5 Self-Test Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-51
1.5.6 FAR Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-51
2 CPU Subsystem . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-1
2.1 TC1784 Processor Subsystem . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-1
2.2 Central Processing Unit Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-2
2.2.1 CPU Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-3
2.2.2 Instruction Fetch Unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-4
2.2.3 Execution Unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-5
2.2.4 General Purpose Register File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-6
2.3 CPU Implementation-Specific Features . . . . . . . . . . . . . . . . . . . . . . . . . . 2-7
2.3.1 Context Save Areas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-7
2.3.2 Program Counter Register - PC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-7
2.3.3 Interrupt System . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-9
2.3.4 Trap System . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-9
2.3.5 Memory Integrity Error Handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-10
2.3.5.1 Program Side Memories . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-10
2.3.5.2 Data Side Memories . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-12
2.3.5.3 TriCore 1.3 Compatibility . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-15
2.4 CPU Subsystem Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-16
2.5 CPU Core Special Function Registers (CSFR) . . . . . . . . . . . . . . . . . . . 2-17
2.5.1 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-19
2.6 CPU General Purpose Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-24
2.7 CPU Memory Protection Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-27
2.8 FPU Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-33
2.8.1 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-34
2.9 Memory Integrity Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-35
2.9.1 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-37
2.10 CPU Slave Interface (CPS) Registers . . . . . . . . . . . . . . . . . . . . . . . . . . 2-52
2.10.1 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-53
2.11 Core Debug Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-56

TC1784
Table of Contents
User´s Manual L-3 V1.1, 2011-05
2.12 Implementation Specific Reset Values . . . . . . . . . . . . . . . . . . . . . . . . . 2-58
2.13 CPU Instruction Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-59
2.13.1 Integer-Pipeline Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-60
2.13.1.1 Simple Arithmetic Instruction Timings . . . . . . . . . . . . . . . . . . . . . . 2-60
2.13.1.2 Multiply Instruction Timings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-64
2.13.1.3 Multiply Accumulate (MAC) Instruction Timing . . . . . . . . . . . . . . . 2-65
2.13.1.4 Control Flow Instruction Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-66
2.13.2 Load-Store Pipeline Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-67
2.13.2.1 Address Arithmetic Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-67
2.13.2.2 Control Flow Instruction Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-68
2.13.2.3 Load Instruction Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-69
2.13.2.4 Store Instruction Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-70
2.13.3 Floating Point Pipeline Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-71
2.14 Program Memory Interface (PMI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-72
2.14.1 PMI Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-72
2.14.2 LMB Access Priorities . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-73
2.14.3 Scratchpad RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-73
2.14.4 Instruction Cache . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-74
2.14.5 Program Line Buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-75
2.14.6 PMI Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-76
2.14.6.1 PMI Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-77
2.15 Data Memory Interface (DMI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-83
2.15.1 DMI Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-83
2.15.2 LMB Access Priorities . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-84
2.15.3 Local Data RAM (LDRAM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-84
2.15.4 Data Cache . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-84
2.15.5 Data Line Buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-85
2.15.6 DMI Trap Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-86
2.15.7 DMI Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-88
2.15.7.1 DMI Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-89
3 System Control Unit (SCU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-1
3.1 Clock System Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-2
3.1.1 Clock Generation Unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-4
3.1.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-4
3.1.1.2 Oscillator Circuit (OSC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-5
3.1.1.3 Phase-Locked Loop (PLL) Module . . . . . . . . . . . . . . . . . . . . . . . . . 3-7
3.1.1.4 ERAY Phase-Locked Loop (PLL_ERAY) Module . . . . . . . . . . . . . 3-15
3.1.1.5 Clock Control Unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-23
3.1.1.6 External Clock Output . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-25
3.1.1.7 CGU Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-30
3.1.2 Module Clock Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-49
3.1.2.1 Clock Control Register CLC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-50

TC1784
Table of Contents
User´s Manual L-4 V1.1, 2011-05
3.2 Reset Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-62
3.2.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-62
3.2.2 Reset Types . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-62
3.2.3 Reset Sources Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-63
3.2.4 Module Reset Behavior . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-63
3.2.5 General Reset Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-64
3.2.6 Reset State Machine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-65
3.2.7 Reset Counters (RSTCNTA and RSTCNTD) . . . . . . . . . . . . . . . . . . 3-65
3.2.8 De-assertion of a Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-67
3.2.8.1 Example1: . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-67
3.2.8.2 Example2: . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-67
3.2.8.3 Example3: . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-67
3.2.9 Reset Triggers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-67
3.2.9.1 Specific Reset Triggers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-68
3.2.9.2 Configurable Reset Triggers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-68
3.2.10 Debug Specific Behavior . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-68
3.2.11 EEC Reset Specific Behavior . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-68
3.2.12 Reset Controller Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-69
3.2.12.1 Status Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-69
3.2.12.2 Configuration Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-71
3.3 External Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-76
3.3.1 External Service Requests (ESRx) . . . . . . . . . . . . . . . . . . . . . . . . . . 3-76
3.3.1.1 ESRx as Reset Request Trigger . . . . . . . . . . . . . . . . . . . . . . . . . . 3-76
3.3.1.2 ESRx as Reset Output . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-77
3.3.1.3 ESR Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-78
3.3.2 External Request Unit (ERU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-85
3.3.2.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-85
3.3.2.2 ERU Pin Connections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-87
3.3.2.3 External Request Select Unit (ERS) . . . . . . . . . . . . . . . . . . . . . . . 3-87
3.3.2.4 Event Trigger Logic (ETL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-88
3.3.2.5 Connecting Matrix . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-90
3.3.2.6 Output Gating Unit (OGU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-92
3.3.2.7 ERU Output Connections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-94
3.3.2.8 External Request Unit Registers . . . . . . . . . . . . . . . . . . . . . . . . . . 3-96
3.4 Power Management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-111
3.4.1 Power Management Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-111
3.4.2 Power Management Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-112
3.4.2.1 Idle Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-112
3.4.2.2 Sleep Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-113
3.4.3 Power Management Control and Status Register, PMCSR . . . . . . 3-113
3.5 Software Boot Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-116
3.5.1 Configuration done with Start-up . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-116
3.5.2 Start-up Configuration Options . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-116