Infineon XMC4500 series User manual

Reference Manual
V1.6 2016-07
Microcontrollers
XMC4500
Microcontroller Series
for Industrial Applications
XMC4000 Family
ARM®Cortex®-M4
32-bit processor core

Edition 2016-07
Published by
Infineon Technologies AG
81726 Munich, Germany
©2016 Infineon Technologies AG
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Microcontrollers
XMC4500
Microcontroller Series
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XMC4000 Family
ARM®Cortex®-M4
32-bit processor core

XMC4500
XMC4000 Family
Reference Manual V1.6, 2016-07
XMC4500 Reference Manual
Revision History: V1.6 2016-07
Previous Versions:
V1.5, 2014-07
Page Subjects
2-83,
2-108ff.
Updated CPU chapter
• Corrected register AFSR and MVFRx to match register definition
used by compilers and other development tools.
multiple,
4-23ff.,
4-35ff.
Updated Service Request Processing chapter
• Corrected SCU register name RAWSR to SRRAW.
• “Service Request Generation” section revised.
• ERU0 outputs not connected directly to NVIC but routed thru SCU.
Corrected in ERU0 tables.
multiple,
13-78ff.
Updated SDMMC chapter
• Removed SPI register and sections describing SPI mode support.
• Added CAPABILITIES register.
multiple,
15-80,
15-83,
none,
15-283,
15-286,
15-289,
15-291,
15-292,
15-293,
15-295,
15-296,
15-299,
15-332
Updated ETH chapter
• Consistency with SCU naming (for example fSYS) improved.
• Improved figure on SMA Interface Block.
• Improved section on RMII.
• Removed register PPS_CONTROL, feature is not used.
• Register description improved for
– TIMESTAMP_CONTROL
– SUB_SECOND_INCREMENT
– SYSTEM_TIME_NANOSECONDS_UPDATE
– TIMESTAMP_ADDEND
– TARGET_TIME_SECONDS
– TARGET_TIME_NANOSECONDS
– SYSTEM_TIME_HIGHER_WORD_SECONDS
– TIMESTAMP_STATUS
–BUS_MODE
• Revised “Interconnects” section
26-1 Adjusted text style only to match Infineon standard.
Previous Versions:
V1.4, 2014-04
Page Subjects
Subject to Agreement on the Use of Product Information

XMC4500
XMC4000 Family
Reference Manual 1-2 V1.6, 2016-07
13-43 Updated SDMMC chapter • Added bit declaration and description of bit
SDMMC_HOST_CTRL.SD_8BIT_MODE.
19-1ff. Updated ADC chapter • Previous version described some non existing register bits
regarding boundary flags
Previous Versions:
V1.3, 2013-08
Page Subjects
2-102,
2-108f.
Updated CPU chapter
• Corrected FPCCR reset value
• Added MVFR0 and MVFR1 register descriptions
5-24 Corrected figure “Channel FIFO contents” in GPDMA chapter.
11-1ff. SCU chapter enhanced for readability.
12-13,
12-23,
12-26,
12-31
Updated LEDTS chapter
• Added typical fequency range in section on Finger Sensing
• Module ID.MOD_REV starts with 00H
• Clarified limitation on bit field FNCTL.NR_LEDCOL for value 111B
• Corrected TSVAL.TSCTRVALR bit field type to “rh”
14-16f.,
14-23.
Updated EBU chapter
• Improved External Memory Regions section
• Replaced alignment description by a table
15-332 Removed multiplexed outputs from interconnects table and added two
footnotes.
17-163,
17-227ff.
Updated USIC chapter
• CCFG register reset value corrected
• Added hints on the signal usage to Interconnect tables
26-1 “Startup Modes” chapter enhanced for readability.
27-12 Added Infineon JTAG ID code information to table in DEBUG chapter.
Previous Versions:
V1.2, 2012-12
V1.1, 2012-07
V1.0, 2012-02
Page Subjects
XMC4500 Reference Manual
Revision History: V1.6 2016-07
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XMC4500
XMC4000 Family
Reference Manual 1-3 V1.6, 2016-07
Trademarks
C166™, TriCore™, XMC™ and DAVE™ are trademarks of Infineon Technologies AG.
ARM®, ARM Powered®and AMBA®are registered trademarks of ARM, Limited.
Cortex™, CoreSight™, ETM™, Embedded Trace Macrocell™, Embedded Trace
Buffer™ and Thumb®are trademarks of ARM, Limited.
Replaced occurences of fPB by fPERIPH in several locations.
11-157,
11-10ff.
SCU chapter
• Width of OSCHPCTRL.OSVAL bit field changed from 5 to 4 bits.
• Described DTS calibration mechanism.
12-36ff. Added PORT connections to Interconnects section in LEDTS chapter.
14-1ff. EBU chapter
• Reworked Introduction and SDRAM sections for improved
readability.
• Corrected address bus width 25 -> 24 lines.
• Restructured the registers section to reflect functional groups.
15-1ff. Improved figures and register overview table in ETH chapter.
17-1ff. USIC chapter
• Abbreviations table is added
• When in slave mode and SCLKCFG=01B, bit DX1CR.DPOL needs
to be set to 1, see Section 17.4.1.2
• Description on SCLKCFG setting is removed from Section 17.6.3
• Assignment of USICx_SRy to GPDMA is updated.
• Coding for WLENx bit field in RBUF01SR register is updated to
consider dual and quad SSC modes.
21-1ff. DAC chapter
• NEGATE function added for later design steps (not in AA, AB, AC)
• Behavior after setting ANAEN bit (tSTARTUP time) clarified
25-30ff.,
25-38ff. PORTS chapter • Added Ethernet MII input connections shared with RMII
connections.
• Corrected EBU.BC[2:3] to active low signals (BCx#).
• Renamed EBU.RD/EBU.WR# to EBU.RD_WR#.
• Added note on driver mode on hardwired pins (HIB_IOs and TMS).
27-12 Revised the ROM table section in DEBUG chapter.
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XMC4500
XMC4000 Family
Reference Manual 1-4 V1.6, 2016-07
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Reference Manual L-1 V1.6, 2016-07
XMC4500
XMC4000 Family
Table of Contents
1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-1
1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-1
1.1.1 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-3
1.2 CPU Subsystem . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-4
1.3 On-Chip Memories . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-5
1.4 Communication Peripherals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-6
1.5 Analog Frontend Peripherals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-8
1.6 Industrial Control Peripherals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-9
1.7 On-Chip Debug Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-9
2 Central Processing Unit (CPU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-1
2.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-1
2.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-2
2.1.2 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-2
2.2 Programmers Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-4
2.2.1 Processor Mode and Privilege Levels for Software Execution . . . . . . 2-4
2.2.2 Stacks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-4
2.2.3 Core Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-6
2.2.4 Exceptions and Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-17
2.2.5 Data Types . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-17
2.2.6 The Cortex Microcontroller Software Interface Standard . . . . . . . . . . 2-17
2.2.7 CMSIS functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-18
2.3 Memory Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-20
2.3.1 Memory Regions, Types and Attributes . . . . . . . . . . . . . . . . . . . . . . . 2-20
2.3.2 Memory System Ordering of Memory Accesses . . . . . . . . . . . . . . . . 2-21
2.3.3 Behavior of Memory Accesses . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-22
2.3.4 Software Ordering of Memory Accesses . . . . . . . . . . . . . . . . . . . . . . 2-23
2.3.5 Memory Endianness . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-24
2.3.6 Synchronization Primitives . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-24
2.3.7 Programming Hints for the Synchronization Primitives . . . . . . . . . . . 2-26
2.4 Instruction Set . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-26
2.5 Exception Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-26
2.5.1 Exception States . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-26
2.5.2 Exception Types . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-27
2.5.3 Exception Handlers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-29
2.5.4 Vector Table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-30
2.5.5 Exception Priorities . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-31
2.5.6 Interrupt Priority Grouping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-31
2.5.7 Exception Entry and Return . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-32
2.6 Fault Handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-36
2.6.1 Fault Types . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-37
Table of Contents
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XMC4500
XMC4000 Family
Table of Contents
Reference Manual L-2 V1.6, 2016-07
2.6.2 Fault Escalation and Hard Faults . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-38
2.6.3 Fault Status Registers and Fault Address Registers . . . . . . . . . . . . . 2-39
2.6.4 Lockup . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-39
2.7 Power Management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-40
2.7.1 Entering Sleep Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-40
2.7.2 Wakeup from Sleep Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-41
2.7.3 The External Event Input . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-41
2.7.4 Power Management Programming Hints . . . . . . . . . . . . . . . . . . . . . . 2-42
2.8 Private Peripherals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-42
2.8.1 About the Private Peripherals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-42
2.8.2 System control block . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-42
2.8.2.1 System control block design hints and tips . . . . . . . . . . . . . . . . . . 2-43
2.8.3 System timer, SysTick . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-43
2.8.3.1 SysTick design hints and tips . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-43
2.8.4 Nested Vectored Interrupt Controller (NVIC) . . . . . . . . . . . . . . . . . . . 2-43
2.8.4.1 Level-sensitive and pulse interrupts . . . . . . . . . . . . . . . . . . . . . . . 2-44
2.8.4.2 NVIC design hints and tips . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-45
2.8.4.3 Using CMSIS functions to access NVIC . . . . . . . . . . . . . . . . . . . . 2-45
2.8.5 Memory Protection Unit (MPU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-46
2.8.5.1 MPU Access Permission Attributes . . . . . . . . . . . . . . . . . . . . . . . . 2-48
2.8.5.2 MPU Mismatch . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-50
2.8.5.3 Updating an MPU Region . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-50
2.8.5.4 MPU Design Hints and Tips . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-53
2.8.6 Floating Point Unit (FPU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-53
2.8.6.1 Enabling the FPU . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-54
2.9 PPB Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-54
2.9.1 SCS Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-58
2.9.2 SysTick Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-84
2.9.3 NVIC Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-87
2.9.4 MPU Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-93
2.9.5 FPU Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-101
3BusSystem. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-1
3.1 Bus Interfaces . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-1
3.2 Bus Matrix . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-1
4 Service Request Processing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-1
4.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-1
4.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-1
4.1.2 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-2
4.2 Service Request Distribution . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-3
4.3 Interrupt Service Requests . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-4
4.4 DMA Line Router (DLR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-7
4.4.1 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-7
Subject to Agreement on the Use of Product Information

XMC4500
XMC4000 Family
Table of Contents
Reference Manual L-3 V1.6, 2016-07
4.4.2 DMA Service Request Source Selection . . . . . . . . . . . . . . . . . . . . . . 4-10
4.5 Event Request Unit (ERU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-15
4.5.1 Event Request Select Unit (ERS) . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-16
4.5.2 Event Trigger Logic (ETLx) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-17
4.5.3 Cross Connect Matrix . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-19
4.5.4 Output Gating Unit (OGUy) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-20
4.6 Service Request Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-23
4.7 Debug Behavior . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-23
4.8 Power, Reset and Clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-23
4.9 Initialization and System Dependencies . . . . . . . . . . . . . . . . . . . . . . . . 4-23
4.10 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-24
4.10.1 DLR Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-25
4.10.2 ERU Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-29
4.11 Interconnects . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-34
4.11.1 ERU0 Connections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-35
4.11.2 ERU1 Connections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-38
5 General Purpose DMA (GPDMA) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-1
5.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-1
5.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-1
5.1.2 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-3
5.2 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-4
5.2.1 Terminology . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-4
5.2.2 Variable Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-7
5.2.3 Flow Controller and Transfer Type . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-8
5.2.4 Handshaking Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-9
5.2.4.1 Hardware Handshaking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-10
5.2.4.2 Software Handshaking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-10
5.2.4.3 Handshaking with GPDMA as Flow Controller . . . . . . . . . . . . . . . 5-11
5.2.4.4 Handshaking with Peripheral as Flow Controller . . . . . . . . . . . . . . 5-13
5.2.5 FIFO Usage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-14
5.2.6 Bus and Channel Locking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-15
5.2.7 Scatter/Gather . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-17
5.2.8 Abnormal Transfer Termination . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-20
5.3 Basic Transfers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-21
5.3.1 Block transfer with GPDMA as the flow controller . . . . . . . . . . . . . . . 5-22
5.3.2 Effect of maximum AMBA burst length on a block transfer . . . . . . . . 5-23
5.4 Multi Block Transfers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-27
5.4.1 Block Chaining Using Linked Lists . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-27
5.4.2 Auto-Reloading of Channel Registers . . . . . . . . . . . . . . . . . . . . . . . . 5-32
5.4.3 Contiguous Address Between Blocks . . . . . . . . . . . . . . . . . . . . . . . . 5-32
5.4.4 Suspension of Transfers Between Blocks . . . . . . . . . . . . . . . . . . . . . 5-32
5.4.5 Ending Multi-Block Transfers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-33
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Reference Manual L-4 V1.6, 2016-07
5.4.6 Programing Examples . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-34
5.4.6.1 Single-block Transfer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-34
5.4.6.2 Multi-Block Transfer with Source Address Auto-Reloaded and
Contiguous Destination Address 5-35
5.4.6.3 Multi-Block Transfer with Source and Destination Address Auto-
Reloaded 5-39
5.4.6.4 Multi-BlockTransferwithSource AddressAuto-ReloadedandLinkedList
Destination Address 5-43
5.4.6.5 Multi-Block DMA Transfer with Linked List for Source and Contiguous
Destination Address 5-48
5.4.6.6 Multi-Block Transfer with Linked List for Source and Destination . 5-51
5.5 Service Request Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-57
5.6 Power, Reset and Clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-58
5.7 Initialization and System Dependencies . . . . . . . . . . . . . . . . . . . . . . . . 5-58
5.8 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-59
5.8.1 Configuration and Channel Enable Registers . . . . . . . . . . . . . . . . . . 5-63
5.8.2 Channel Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-65
5.8.3 Interrupt Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-99
5.8.4 Software Handshaking Registers . . . . . . . . . . . . . . . . . . . . . . . . . . 5-114
5.8.5 Miscellaneous GPDMA Registers . . . . . . . . . . . . . . . . . . . . . . . . . . 5-124
6 Flexible CRC Engine (FCE) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-1
6.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-1
6.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-1
6.1.2 Application Mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-2
6.1.3 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-2
6.2 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-3
6.2.1 Basic Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-5
6.2.2 Automatic Signature Check . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-5
6.2.3 Register protection and monitoring methods . . . . . . . . . . . . . . . . . . . . 6-6
6.3 Service Request Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-8
6.4 Debug Behavior . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-9
6.5 Power, Reset and Clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-9
6.6 Initialization and System Dependencies . . . . . . . . . . . . . . . . . . . . . . . . . 6-9
6.7 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-11
6.7.1 System Registers description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-12
6.7.2 CRC Kernel Control/Status Registers . . . . . . . . . . . . . . . . . . . . . . . . 6-13
6.8 Interconnects . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-24
6.9 Properties of CRC code . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-24
7 Memory Organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-1
7.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-1
7.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-1
7.1.2 Cortex-M4 Address Space . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-1
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7.2 Memory Regions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-3
7.3 Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-3
7.4 Service Request Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-7
7.5 Debug Behavior . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-9
7.6 Power, Reset and Clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-9
7.7 Initialization and System Dependencies . . . . . . . . . . . . . . . . . . . . . . . . . 7-9
7.8 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-10
8 Flash and Program Memory Unit (PMU) . . . . . . . . . . . . . . . . . . . . . . . 8-1
8.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-1
8.1.1 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-1
8.2 Boot ROM (BROM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-2
8.2.1 BROM Addressing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-2
8.3 Prefetch Unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-2
8.3.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-2
8.3.2 Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-3
8.3.2.1 Instruction Buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-3
8.3.2.2 Data Buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-3
8.3.2.3 PMU Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-4
8.4 Program Flash (PFLASH) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-5
8.4.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-5
8.4.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-5
8.4.2 Definition of Terms . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-6
8.4.3 Flash Structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-7
8.4.4 Flash Read Access . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-8
8.4.5 Flash Write and Erase Operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-9
8.4.6 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-9
8.4.7 Command Sequences . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-10
8.4.7.1 Command Sequence Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . 8-10
8.4.7.2 Flash Page Programming Example . . . . . . . . . . . . . . . . . . . . . . . . 8-14
8.4.8 Flash Protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-17
8.4.8.1 Configuring Flash Protection in the UCB . . . . . . . . . . . . . . . . . . . . 8-17
8.4.8.2 Flash Read Protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-18
8.4.8.3 Flash Write and OTP Protection . . . . . . . . . . . . . . . . . . . . . . . . . . 8-20
8.4.8.4 System Wide Effects of Flash Protection . . . . . . . . . . . . . . . . . . . . 8-22
8.4.9 Data Integrity and Safety . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-22
8.4.9.1 Error-Correcting Code (ECC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-22
8.4.9.2 Margin Checks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-23
8.5 Service Request Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-23
8.5.1 Interrupt Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-24
8.5.2 Trap Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-24
8.5.3 Handling Errors During Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-25
8.5.3.1 SQER “Sequence Error” . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-25
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Reference Manual L-6 V1.6, 2016-07
8.5.3.2 PFOPER “Operation Error” . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-26
8.5.3.3 PROER “Protection Error” . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-26
8.5.3.4 VER “Verification Error” . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-27
8.5.3.5 PFSBER/DFSBER “Single-Bit Error” . . . . . . . . . . . . . . . . . . . . . . . 8-28
8.5.3.6 Handling Flash Errors During Startup . . . . . . . . . . . . . . . . . . . . . . 8-29
8.6 Power, Reset and Clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-29
8.6.1 Power Supply . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-29
8.6.2 Power Reduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-29
8.6.3 Reset Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-31
8.6.3.1 Resets During Flash Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-31
8.6.4 Clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-33
8.7 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-33
8.7.1 PMU Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-33
8.7.1.1 PMU ID Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-34
8.7.2 Prefetch Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-35
8.7.2.1 Prefetch Configuration Register . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-35
8.7.3 Flash Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-37
8.7.3.1 Flash Status Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-38
8.7.3.2 Flash Configuration Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-43
8.7.3.3 Flash Identification Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-48
8.7.3.4 Margin Check Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-49
8.7.3.5 Protection Configuration Indication . . . . . . . . . . . . . . . . . . . . . . . . 8-49
9 Window Watchdog Timer (WDT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-1
9.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-1
9.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-1
9.1.2 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-2
9.2 Time-Out Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-3
9.3 Pre-warning Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-4
9.4 Bad Service Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-5
9.5 Service Request Processing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-7
9.6 Debug Behavior . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-7
9.7 Power, Reset and Clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-7
9.8 Initialization and Control Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-7
9.8.1 Initialization & Start of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-8
9.8.2 Reconfiguration & Restart of Operation . . . . . . . . . . . . . . . . . . . . . . . . 9-8
9.8.3 Software Stop & Resume Operation . . . . . . . . . . . . . . . . . . . . . . . . . . 9-9
9.8.4 Enter Sleep/Deep Sleep & Resume Operation . . . . . . . . . . . . . . . . . . 9-9
9.8.5 Prewarning Alarm Handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-9
9.9 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-11
9.9.1 Registers Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-11
9.10 Interconnects . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-16
10 Real Time Clock (RTC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-1
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Reference Manual L-7 V1.6, 2016-07
10.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-1
10.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-1
10.1.2 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-1
10.2 RTC Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-2
10.3 Register Access Operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-3
10.4 Service Request Processing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-4
10.4.1 Periodic Service Request . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-4
10.4.2 Timer Alarm Service Request . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-4
10.5 Wake-up From Hibernation Trigger . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-4
10.5.1 Periodic Wake-up Trigger Generation . . . . . . . . . . . . . . . . . . . . . . . . 10-4
10.5.2 Timer Alarm Wake-up Trigger Generation . . . . . . . . . . . . . . . . . . . . . 10-4
10.6 Debug behavior . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-5
10.7 Power, Reset and Clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-5
10.8 Initialization and Control Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-5
10.8.1 Initialization & Start of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-5
10.8.2 Re-configuration & Re-start of Operation . . . . . . . . . . . . . . . . . . . . . 10-6
10.8.3 Configure and Enable Periodic Event . . . . . . . . . . . . . . . . . . . . . . . . 10-6
10.8.4 Configure and Enable Timer Event . . . . . . . . . . . . . . . . . . . . . . . . . . 10-6
10.9 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-8
10.9.1 Registers Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-8
10.10 Interconnects . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-20
11 System Control Unit (SCU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-1
11.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-1
11.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-1
11.1.2 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-2
11.2 Miscellaneous Control Functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-5
11.2.1 Startup Software Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-5
11.2.2 Service Requests . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-6
11.2.2.1 Service Request Sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-6
11.2.3 Memory Parity Protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-7
11.2.3.1 Parity Error Handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-7
11.2.4 Trap Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-9
11.2.4.1 Trap Sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-9
11.2.5 Die Temperature Measurement . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-10
11.2.5.1 Temperature Measurement . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-10
11.2.5.2 Offset Adjustment . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-11
11.2.5.3 Gain Adjustment . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-12
11.2.6 Retention Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-13
11.2.7 Out of Range Comparator Control . . . . . . . . . . . . . . . . . . . . . . . . . . 11-14
11.3 Power Management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-14
11.3.1 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-14
11.3.2 System States . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-15
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Table of Contents
Reference Manual L-8 V1.6, 2016-07
11.3.3 Hibernate Domain Operating Modes . . . . . . . . . . . . . . . . . . . . . . . . 11-17
11.3.4 Embedded Voltage Regulator (EVR) . . . . . . . . . . . . . . . . . . . . . . . . 11-19
11.3.5 Power-on Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-19
11.3.6 Supply Watchdog (SWD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-20
11.3.7 Power Validation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-20
11.3.8 Supply Voltage Brown-out Detection . . . . . . . . . . . . . . . . . . . . . . . . 11-20
11.3.9 Hibernate Domain Power Management . . . . . . . . . . . . . . . . . . . . . . 11-21
11.3.10 Flash Power Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-21
11.4 Hibernate Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-21
11.4.1 Hibernate Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-21
11.4.2 Hibernate Domain Pin Functions . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-22
11.4.3 System Level Integration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-23
11.5 Reset Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-25
11.5.1 Supported Reset types . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-25
11.5.2 Peripheral Reset Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-27
11.5.3 Reset Status . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-27
11.6 Clock Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-27
11.6.1 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-27
11.6.2 Clock Sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-29
11.6.3 Clock System Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-30
11.6.3.1 Clock System Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-31
11.6.4 High Precision Oscillator Circuit (OSC_HP) . . . . . . . . . . . . . . . . . . 11-35
11.6.5 Backup Clock Source . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-36
11.6.6 Main PLL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-37
11.6.6.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-37
11.6.6.2 System PLL Functional Description . . . . . . . . . . . . . . . . . . . . . . . 11-37
11.6.6.3 Configuration and Operation of the Prescaler Mode . . . . . . . . . . 11-41
11.6.6.4 Bypass Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-43
11.6.6.5 System Oscillator Watchdog (OSC_WDG) . . . . . . . . . . . . . . . . . 11-43
11.6.6.6 VCO Power Down Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-44
11.6.6.7 PLL Power Down Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-44
11.6.7 Internally Generated System Clock Calibration . . . . . . . . . . . . . . . . 11-44
11.6.7.1 Factory Calibration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-44
11.6.7.2 Automatic Calibration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-44
11.6.7.3 Alternative Internal Clock Calibration . . . . . . . . . . . . . . . . . . . . . . 11-45
11.6.8 USB PLL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-47
11.6.9 Ultra Low Power Oscillator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-49
11.6.9.1 OSC_ULP Oscillator Watchdog (ULPWDG) . . . . . . . . . . . . . . . . 11-49
11.6.10 Internal Slow Clock Source . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-49
11.6.11 Clock Gating Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-49
11.7 Debug Behavior . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-49
11.8 Power, Reset and Clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-50
11.9 Initialization and System Dependencies . . . . . . . . . . . . . . . . . . . . . . . 11-51
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Table of Contents
Reference Manual L-9 V1.6, 2016-07
11.9.1 Power-Up . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-52
11.9.2 Power-on Reset Release . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-53
11.9.3 System Reset Release . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-54
11.9.4 Clock System Setup . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-56
11.9.5 Configuration of Special System Functions . . . . . . . . . . . . . . . . . . . 11-58
11.9.6 Configuration of Miscellaneous Functions . . . . . . . . . . . . . . . . . . . . 11-59
11.10 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-61
11.10.1 GCU Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-66
11.10.2 PCU Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-112
11.10.3 HCU Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-118
11.10.4 RCU Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-126
11.10.5 CCU Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-144
12 LED and Touch-Sense (LEDTS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-1
12.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-1
12.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-1
12.1.2 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-2
12.2 Functional Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-4
12.3 LED Drive Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-7
12.3.1 LED Pin Assignment and Current Capability . . . . . . . . . . . . . . . . . . . 12-9
12.4 Touch-Sense Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-10
12.4.1 Finger Sensing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-13
12.5 Operating both LED Drive and Touch-Sense Modes . . . . . . . . . . . . . 12-14
12.6 Service Request Processing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-14
12.7 Debug Behavior . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-15
12.8 Power, Reset and Clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-15
12.9 Initialisation and System Dependencies . . . . . . . . . . . . . . . . . . . . . . . 12-15
12.9.1 Function Enabling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-15
12.9.2 Interpretation of Bit Field FNCOL . . . . . . . . . . . . . . . . . . . . . . . . . . 12-16
12.9.3 LEDTS Timing Calculations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-17
12.9.4 Time-Multiplexed LED and Touch-Sense Functions on Pin . . . . . . 12-18
12.9.5 LEDTS Pin Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-18
12.9.6 Software Hints . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-20
12.9.7 Hardware Design Hints . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-21
12.10 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-22
12.10.1 Registers Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-23
12.11 Interconnects . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-36
13 SD/MMC Interface (SDMMC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-1
13.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-1
13.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-1
13.1.2 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-2
13.2 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-4
13.3 Card Detection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-6
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Table of Contents
Reference Manual L-10 V1.6, 2016-07
13.4 Data Transfer Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-6
13.5 Read/ Write Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-7
13.5.1 Write Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-7
13.5.2 Read Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-7
13.5.3 Abort Transaction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-7
13.6 Special Command Types . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-9
13.7 Error Detection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-10
13.8 Service Request Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-10
13.9 Debug Behavior . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-10
13.10 Power, Reset and Clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-10
13.11 Initialisation and System Dependencies . . . . . . . . . . . . . . . . . . . . . . . 13-12
13.11.1 Setup SDMMC Data Transfer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-12
13.11.2 Read Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-14
13.11.3 Write Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-14
13.11.4 Abort Transaction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-15
13.12 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-16
13.12.1 Registers Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-20
13.13 Interconnects . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-89
14 External Bus Unit (EBU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-1
14.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-1
14.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-1
14.1.2 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-2
14.2 Interface Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-3
14.2.1 Allocation of Unused Signals as GPIO . . . . . . . . . . . . . . . . . . . . . . . 14-6
14.2.2 Signal States when EBU is inactive . . . . . . . . . . . . . . . . . . . . . . . . . . 14-8
14.3 Memory Controller Structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-10
14.4 Memory Controller AHBIF Bridge . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-11
14.4.1 AHB Error Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-12
14.4.2 Read Data Buffering . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-13
14.4.3 Write Data Buffering . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-13
14.5 Clocking Strategy and Local Clock Generation . . . . . . . . . . . . . . . . . . 14-13
14.5.1 Clocking Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-13
14.5.1.1 Clock Requirements . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-15
14.5.2 Standby Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-15
14.6 External Bus Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-16
14.6.1 External Memory Regions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-16
14.6.2 Chip Select Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-18
14.6.3 Programmable Device Types . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-18
14.6.4 Support for Multiplexed Device Configurations . . . . . . . . . . . . . . . . 14-18
14.6.5 Support for Non-Multiplexed Device Configurations . . . . . . . . . . . . 14-21
14.6.6 AHB Bus Width Translation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-22
14.6.7 Address Alignment During Bus Accesses . . . . . . . . . . . . . . . . . . . . 14-23
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Reference Manual L-11 V1.6, 2016-07
14.7 External Bus Arbitration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-24
14.7.1 External Bus Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-24
14.7.2 Arbitration Signals and Parameters . . . . . . . . . . . . . . . . . . . . . . . . . 14-24
14.7.3 Arbitration Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-27
14.7.3.1 No Bus Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-27
14.7.3.2 Sole Master Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-27
14.7.3.3 Arbiter Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-27
14.7.3.4 Participant Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-31
14.7.4 Arbitration Input Signal Sampling . . . . . . . . . . . . . . . . . . . . . . . . . . 14-33
14.7.5 Locking the External Bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-34
14.7.6 Reaction to an AHB Access to the External Bus . . . . . . . . . . . . . . . 14-35
14.7.7 Pending Access Time-Out . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-36
14.7.8 Arbitrating SDRAM control signals . . . . . . . . . . . . . . . . . . . . . . . . . 14-36
14.8 Start-Up/Boot Process . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-36
14.9 Standard Access Phases . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-36
14.9.1 Address Phase (AP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-37
14.9.2 Address Hold Phase (AH) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-37
14.9.3 Command Delay Phase (CD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-38
14.9.4 Command Phase (CP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-38
14.9.5 Data Hold Phase (DH) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-39
14.9.6 Burst Phase (BP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-39
14.9.7 Recovery Phase (RP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-40
14.10 Asynchronous Read/Write Accesses . . . . . . . . . . . . . . . . . . . . . . . . . . 14-41
14.10.1 Signal List . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-42
14.10.2 Standard Asynchronous Access Phases . . . . . . . . . . . . . . . . . . . . . 14-43
14.10.3 Control of ADV & CS Delays During Asynchronous Accesses . . . . 14-43
14.10.4 Programmable Parameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-44
14.10.5 Accesses to Multiplexed Devices . . . . . . . . . . . . . . . . . . . . . . . . . . 14-45
14.10.6 Dynamic Command Delay and Wait State Insertion . . . . . . . . . . . . 14-46
14.10.6.1 External Extension of the Command Phase by WAIT . . . . . . . . . 14-46
14.10.7 Interfacing to Nand Flash Devices . . . . . . . . . . . . . . . . . . . . . . . . . . 14-48
14.10.7.1 NAND flash page mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-50
14.11 Synchronous Read/Write Accesses . . . . . . . . . . . . . . . . . . . . . . . . . . 14-52
14.11.1 Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-53
14.11.2 Support for four Burst FLASH device types . . . . . . . . . . . . . . . . . . . 14-54
14.11.3 Typical Burst Flash Connection . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-54
14.11.4 Burst Flash Clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-54
14.11.5 Standard Access Phases . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-55
14.11.6 Burst Length Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-56
14.11.7 Control of ADV & CS Delays During Burst FLASH Access . . . . . . . 14-56
14.11.8 Burst Flash Clock Feedback . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-57
14.11.9 Asynchronous Address Phase . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-58
14.11.10 Page Mode Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-58
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Reference Manual L-12 V1.6, 2016-07
14.11.11 Critical Word First Read Accesses . . . . . . . . . . . . . . . . . . . . . . . . . 14-59
14.11.12 Example Burst Flash Access Cycle . . . . . . . . . . . . . . . . . . . . . . . . . 14-59
14.11.13 External Cycle Control via the WAIT Input . . . . . . . . . . . . . . . . . . . 14-61
14.11.14 Flash Non-Array Access Support . . . . . . . . . . . . . . . . . . . . . . . . . . 14-62
14.11.15 Termination of a Burst Access . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-62
14.11.16 Burst Flash Device Programming Sequences . . . . . . . . . . . . . . . . . 14-63
14.11.17 Cellular RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-63
14.11.18 Programmable Parameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-65
14.12 SDRAM Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-67
14.12.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-67
14.12.2 Signal List . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-67
14.12.3 External Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-68
14.12.4 External Bus Clock Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-68
14.12.5 SDRAM Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-69
14.12.6 Supported SDRAM commands . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-70
14.12.7 SDRAM device size . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-71
14.12.8 Power Up Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-71
14.12.9 Initialization sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-71
14.12.10 Mobile SDRAM Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-74
14.12.11 Burst Accesses . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-75
14.12.12 Short Burst Accesses . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-75
14.12.13 Multibanking Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-76
14.12.14 Bank Mask . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-77
14.12.15 Row Mask . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-78
14.12.16 Banks Precharge . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-79
14.12.17 Refresh Cycles . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-80
14.12.18 Self-Refresh Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-82
14.12.19 SDRAM Addressing Scheme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-83
14.12.20 Power Down Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-90
14.12.21 SDRAM Recovery Phases . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-91
14.12.22 Programmable Parameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-91
14.13 Debug Behavior . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-93
14.14 Power, Reset and Clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-93
14.14.1 Clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-93
14.14.2 Module Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-93
14.14.3 Power . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-94
14.15 System Dependencies . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-94
14.16 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-95
14.16.1 General Control Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-97
14.16.2 Region Control Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-102
14.16.3 SDRAM Control Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-115
15 Ethernet MAC (ETH) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-1
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Reference Manual L-13 V1.6, 2016-07
15.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-1
15.1.1 ETH Core Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-2
15.1.2 DMA Block Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-3
15.1.3 Transaction Layer (MTL) Features . . . . . . . . . . . . . . . . . . . . . . . . . . 15-3
15.1.4 Monitoring, Test, and Debugging Support Features . . . . . . . . . . . . . 15-5
15.1.5 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-5
15.2 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-5
15.2.1 ETH Core . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-6
15.2.1.1 Transmission . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-6
15.2.1.2 MAC Transmit Interface Protocol . . . . . . . . . . . . . . . . . . . . . . . . . 15-10
15.2.1.3 Reception . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-10
15.2.2 MAC Transaction Layer (MTL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-18
15.2.2.1 Transmit Path . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-18
15.2.2.2 Receive Path . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-24
15.2.3 DMA Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-26
15.2.3.1 Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-27
15.2.3.2 Transmission . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-30
15.2.3.3 Reception . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-35
15.2.3.4 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-39
15.2.4 DMA Descriptors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-41
15.2.4.1 Descriptor Formats . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-41
15.2.5 MAC Management Counters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-74
15.2.6 Power Management Block . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-74
15.2.6.1 PMT Block Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-75
15.2.6.2 Remote Wake-Up Frame Detection . . . . . . . . . . . . . . . . . . . . . . . 15-77
15.2.6.3 Magic Packet Detection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-77
15.2.6.4 System Considerations During Power-Down . . . . . . . . . . . . . . . . 15-78
15.2.7 PHY Interconnect . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-79
15.2.7.1 PHY Interconnect selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-79
15.2.8 Station Management Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-79
15.2.8.1 Station Management Functions . . . . . . . . . . . . . . . . . . . . . . . . . . 15-80
15.2.8.2 Station Management Write Operation . . . . . . . . . . . . . . . . . . . . . 15-81
15.2.8.3 Station Management Read Operation . . . . . . . . . . . . . . . . . . . . . 15-81
15.2.9 Media Independent interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-82
15.2.10 Reduced Media Independent Interface . . . . . . . . . . . . . . . . . . . . . . 15-83
15.2.10.1 RMII Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-84
15.2.10.2 RMII Block Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-84
15.2.10.3 Transmit Bit Ordering . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-85
15.2.10.4 RMII Transmit Timing Diagrams . . . . . . . . . . . . . . . . . . . . . . . . . 15-85
15.2.11 IEEE 1588-2002 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-88
15.2.11.1 Reference Timing Source . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-90
15.2.11.2 Transmit Path Functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-90
15.2.11.3 Receive Path Functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-90
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